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インテル® FPGA を実装する基板を作成する際、設計者はメーカーが公開しているドキュメントを参考に回路図を作成します。
ここでは、特に気をつけるポイントにしぼってご案内します。
なお インテル Q
対象の FPGA
・ インテル® Cyclone® 10 GX
事前準備
回路図作成時に参考になるドキュメントをご紹介します。
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ピン・コネクション・ガイドライン |
回路図レビュー・ワークシート |
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ピン・コネクション・ガイドライン (Agilex™ を除く All Device) ※ Intel® Agilex™ ファミリーは こちら |
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| Cyclone® 10 GX デバイス・ファミリ ピン・コネクション・ガイドライン | Cyclone® 10 GX デバイス 回路図レビュー・ワークシート |
Cyclone® 10 GX Overview (FPGA TOP)
下図は、Cyclone10 GX の基板設計において、特に気をつけるピンを表しています。
※ 図の配置は実際のデバイスとは関係ありません。
各項目をクリックし、チェック・ポイントをご覧ください。
| ① VCC、HPS 用 VCC、トランシーバー用 VCC | ② MSEL ピン | ③ コンフィグレーション・ピン |
| ④ JTAG ピン | ⑤ クロック入力ピン | ⑥ その他 専用ピン |
| ⑦ トランシーバー・ピン | ⑧ DDR3 ピン | ⑨ 兼用ピン |
| ⑩ I/O ピン |
― |
― |
① VCC、HPS 用 VCC、トランシーバー用 VCC
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● FPGA の近傍に測定ポイントを設ける ・不具合発生時に備えて、電源を計測できるようにしておく |
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● 同一サイドのトランシーバー、fPLL、IOPLL すべてを未使用の場合は、 VCCT_GXB は GND 接続可 (詳細は ピン・コネクション・ガイドライン を要確認)
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● デカップリング・コンデンサー ・PDN ツール を参考にして見積もる ・より詳細に見積もるには、専用ツールを使用する <参考> |
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● 電源シーケンス
詳細はこちらのドキュメント(Power Sequencing Considerations for Intel Cyclone 10 GX Devices) をご覧ください。 |
② MSEL ピン
Cyclone 10 GX の MSEL ピン情報は、以下をご確認ください。
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MSEL Pin Settings |
プルアップ/プルダウン抵抗の挿入 (1)(2) |
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※ リンク先の "MSEL Pin Settings" 参照 |
(リンク先のドキュメントを参照) |
(1) 内部に Weak Pull-Down Resistor (25kΩ) が挿入されています。
(2) コンフィギュレーション・モードを切り替えるようにしたい場合は、0Ω 抵抗挿入で VCCPGM/GND に切り替えるようにしてください。
(3) マイクロプロセッサーまたは他のデバイスで MSEL ピンを駆動しないでください。
MSEL ピンの一覧表は、こちらをご覧ください。
③ コンフィグレーション・ピン
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● DCLK ・ダンピング抵抗挿入を推奨 (最低限 0Ω) 10-50Ω ・AS モードの場合は、トレース長をケアする (下記ドキュメントを参照) Trace Length Guideline (「Configuration, Design Security, and Remote SystemUpgrades in Intel Cyclone 10 GX Devices」より) |
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● nCONFIG、nSTATUS ・10kΩ 抵抗を介して VCCPGM へプルアップ |
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● CONF_DONE ・10kΩ 抵抗を介して VCCPGM へプルアップ ・そのまま LED に接続しない - ドライブ電流不足により、FET を適用しないと点灯しない可能性がある |
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● CLKUSR ・ コンフィグレーション前から入力する必要がある - AS モードの場合は、100MHz のクロックを入力 - PS、FPP モードの場合は、100 ~ 125MHz のクロックを入力 ・トランシーバーを使用する場合は、キャリブレーション・クロックとして CLKUSR を使用する(必須) |
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● EPCS/EPCQ から EPCQ-A への置き換えは、AN822: Intel FPGA ConfigurationDevice Migration Guideline を参照 |
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● FPGA をカスケード接続している場合は、nSTATUS や CONF_DONE は共通でプルアップする |
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● nCE ・シングル デバイス・コンフィグレーションの場合は、GND 接続 ・FPGA がカスケード接続になっているかは、この信号で判断する |
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● nCEO を使用時は、10kΩ 抵抗を介して VCCPGM へプルアップ |
④ JTAG ピン
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● チェック・ポイント ・TCK は 0Ω のダンピング抵抗挿入を推奨 ‐ クロック系のトラブルで書き込みができないケースに対応可能にするため |
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● ピン処理 ・TCK : 1kΩ 抵抗を介してプルダウン ・TDI : 1kΩ ～ 10kΩ 抵抗を介して VCCPGM へプルアップ ・TMS : 1kΩ ～ 10kΩ 抵抗を介して VCCPGM へプルアップ ・TDO : プルアップ/プルダウンなし ・TRST : オプション使用。未使用の場合は、1kΩ 抵抗を介して VCCPGM へプルアップ |
| ● FPGA を3つ以上カスケード接続する場合は、TCK、TMS ラインにバッファーを挿入する |
⑤ クロック入力ピン
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● シングルエンド・クロックを使用する場合は、p チャンネルにアサインする (n チャンネルではグローバル・クロックにダイレクトに乗らない。ALTCLKCTRL バッファーを使用する場合の制限になる) |
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● 差動で入力する場合は、AC/DC カップリングに注意 |
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● PLL を使用している場合は、RREF ピンを 2kΩ 抵抗を介してプルダウン (抵抗の精度は ±1%) |
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● CLK および PLL ピンは、未使用時に未接続可 |
※ クロック入力ピン名は Cyclone 10 GX Device Family Pin Connection Guidelines の "Clock and PLL Pins" を参照
⑥ その他 専用ピン
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ピン名 |
コメント |
| RREF_[T,B][L] |
2kΩ±1% 抵抗を介してプルダウン |
| VREFB* | 専用ピンとして未使用の場合は、同バンクの VCCIO または GND へ接続 |
| VREFP_ADC / VREFN_ADC | 専用ピンとして未使用の場合は、GND 接続 |
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TEMPDIODEp/n |
専用ピンとして未使用の場合は、GND 接続 |
⑦ トランシーバー・ピン
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● トランシーバー未使用の場合は ・クロック (REFCLK_GXB*_CHp/n) は個別に GND 接続、またはまとめて 10kΩ 抵抗を介してプルダウン ・RX (GXB*_RX_*p/n) は GND 接続 ・TX (GXB*_TX_CHp/n) はフローティング |
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● AC/DC カップリング ・I/O Standard に合わせる |
⑧ DDR3 ピン
下記ドキュメントを参考にしてください。
・ 外部メモリー・インターフェース (EMIF) 回路図の確認項目 [インテル® Cyclone® 10 GX FPGA]
⑨ 兼用ピン
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● 各機能ピンとして使用せずユーザー I/O ピンとしても使用しない場合は、GND へ接続。 ・ CLKUSR ・ DEV_OE ・ DEV_CLR |
| ● nPERSTL0 を PCIe ハード IP のリセット・ピンとして使用する場合は、レベル変換器を介して、3.3V LVTTLから1.8Vに電圧をシフトダウンし接続 |
⑩ I/O ピン
内部キャリブレーションをおこなう場合は、RZQ ピンの処理が必要。
内部キャリブレーション機能を有効にできるよう RZQ ピンを使用することを推奨。
2.5/3.0-V を使用する場合は対応しているデバイスか確認。
Appendix : Cyclone 10 GX MSEL ピン 一覧表
MSEL Pin Settings (FPGA Configuration)
|
Device Family |
Configuration Mode |
VCCPGM(V) |
POR Delay |
MSEL[2:0] |
|
Cyclone 10 GX |
AS (x1, x4) |
1.8 |
Fast |
010 |
| Standard |
011 |
|||
|
PS, FPP (x8、x16, x32) |
1.2/1.5/1.8 |
Fast |
000 |
|
| Standard |
001 |
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