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説明

この資料では、タイミング制約の生成方法や不具合が発生しにくい回路構成を示すとともに、不具合発生時のデバッグ手順を示します。

対象デバイスは Stratix® 10、Arria® 10、Cyclone® 10 をはじめとした、インテル® FPGA デバイスすべてを対象としています。下記のような事象が発生した場合に活用できる資料です。

  • ユーザーデザインを変更していない場合であっても、コンパイル毎に不具合動作・頻度・発⽣の有無が異なる
  • 調査のために Signal Tap ロジック・アナライザーを挿⼊すると、不具合現象が再現しなくなる
  • FPGA の個体により不具合動作・頻度・発⽣の有無が異なる(P)
  • 電源電圧を変化させると不具合動作・頻度・発⽣の有無が異なる(V)
  • 温度が変化すると不具合動作・頻度・発⽣の有無が異なる(ある時間、動作させていると不具合動作が発⽣するようになる)(T)
  • ある時点から(ある製品ロットから)不具合動作が発⽣するようになる(P)
  • 対向デバイスを交換すると事象が変化する


このような現象は、経験的に約80% の割合で、下記のような原因の複合で発⽣することが確認されています。

  • 適切にタイミング制約が設定されていない(例:タイミング制約の漏れや上書き、False 設定による無効化)
  • 信号間の到達時間差(どれかが早い、遅い、同時)に対して、その時間差を考慮した回路構成となっていない(例:⾮同期リセット、⾮同期信号の分配)
  • タイミング制約およびタイミングモデルで規定した条件外での使⽤(例:PVT 条件や⼊⼒ジッター条件を満たしていない、もしくはギリギリ)

<内容>

  • はじめに
    • 本資料の⽬的
    • チェックリスト
    • チェックポイント
  •  チェックフロー
    • タイミングで確認すべき項⽬
    • 回路設計で気をつけるポイント
    • クロック信号の確認
    • 電源電圧の確認
  •  不具合事例

資料

Timing_Implementation_design_and_debug_guideline_r1__1.pdf

デザイン&デバッグ・ガイドライン(Rev.1)

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