Intel:EPCQ のコンフィグレーション・データを Nios® II と Remote Update IP 経由でアップデートしたいのですが、バイナリ・データの作成方法を教えてください。

Nios IIIP

Intel:ModelSim* - Intel® FPGA Edition の内蔵エディターで日本語を表示させる方法を教えてください。

シミュレーション

Intel:Internal Error: Sub-system: DEV, File: /quartus/ddb/dev/dev_family_info_mgr_body.cpp

Quartus Prime

Intel:Can't generate netlist output files because the license for encrypted file <filename> is not available.

Quartus Prime

Analog Devices 開発環境 : VisualDSP で生成したLoader File(プログラムなどのFlash書き込み用バイナリーデータ)をCCES のCLDP(Command Line Device Programmer)でデバイスに書き込むことは可能でしょうか?

プロセッサーおよびマイクロコントローラー

Analog Devices 統合開発環境:CrossCore Embedded Studio(CCES)で作成するLoader File(プログラムなどのFlash書き込み用バイナリーデータ)の、出力フォーマットを指定する方法を教えてください。

プロセッサーおよびマイクロコントローラー

Intel:Windows® 10 で USB-Blaster II (または USB-Blaster) ドライバーをインストールする際、「デバイスのドライバーをインストール中に問題が発生しました」とエラーログが発生しました。

Quartus Prime

Intel:Intel Community Forum に日本語で投稿しましたが正しく認識してもらえません。何に気をつけたら良いでしょうか?

Intel:ALTPLL IP の Zero Delay Buffer モードで生成したシングルエンドの出力クロック信号を、デバイスの PLL 出力専用ピン PLL_L_CLKOUTn (末尾 n )にアサインするとコンパイル・エラーとなり、PLL_L_CLKOUTp (末尾 p )にアサインするとエラーは解消されました。なぜですか?

IPQuartus Prime

Intel:「Nios II SBT によるソフトウェア開発 セクション2」の資料を参考にスタック・オーバーライド・コマンドを設定してビルドすると、nios2-elf-g++: error: =: No such file or directory というエラーになります。

Nios II

Intel:Intel® FPGA 16550 Compatible UART Core の自動フロー制御を行うためのレジスタ設定を教えてください。

IPNios II

Intel:Quartus® Prime Pro Edition ver.21.1 で IP を IP Catalog で Generate するとエラーになります。

AgilexIPQuartus PrimeStratix

Intel:MAX® 10 FPGA の ADC 向けのアナログ専用入力ピン( ANAIN1/ ANAIN2 ) は、Hot-Socket に対応していますか?

MAX

Intel:Modular ADC core Intel FPGA IP を Platform Designer 内では無く単独で使用する場合、リセット入力信号は非同期リセットですか?リセット期間はどのくらい必要ですか?

IPMAX

Intel:PLL をシミュレーションしようとしたところ、RTL シミュレーション用ファイル *.v と ゲートレベル用シミュレーションファイル *.vo で出力クロックの周波数に僅かな違いがありました。これは何故ですか?

シミュレーション

Intel:Hard Memory Controller がどの BANK に配置できるのか分かる資料はありますか?

IP外部メモリー

Intel:Cyclone® 10 LP 用の PDN Tool が見当たりません。どのようにデカップリング・キャパシター見積もりを行うのでしょうか?

Cyclone消費電力・熱

Intel:Quartus® Prime でのコンパイル(Fitter)にて "termination_blk0~_rzq_pad" という端子が生成されピンアサインができず Errorとなります。対処方法を教えてください。

Quartus Prime

Intel:Quartus® Prime Pro Edition で DSE II (Design Space Exproler II) を実行しましたが Progress が 0% のまま進みません。エラーは発生していません。

Quartus Primeコンフィグレーション/プログラミング

Intel:インテル® HLS (High Level Synthesis) コンパイラーで Cyclone® V を使用できますか?

CycloneHLS

Intel:Nios® II SBT (Software Build Tools) for Eclipse で enale_small_driver の設定が反映されず、ソースコードのグレーアウト条件分岐が切り替わりません。

Nios II

Intel:Nios® II SBT (Software Build Tools) for Eclipse の Build が実行できません。

Nios II

Intel:Transceiver Duplex の構成で TTK (Transceiver Toolkit) を使用した時に、チャネルが重複して表示されるのはなぜですか?

ArriaQuartus Primeトランシーバー

Intel:ModelSim®- Intel® FPGA Edition の Wave ウィンドウに表示される信号名を、フルパスではなく短い信号名だけにするにはどうすれば良いですか?

シミュレーション

Intel:Cyclone® 10 GX Development Kit で Board Test System を動作させようとするとエラーになります。 ボードとの接続は J9 コネクター(Embedded Intel FPGA Download Cable II)を使用しています。

CycloneQuartus Primeボード

Intel:MAX® 10 で JTAG が認識しません。EQFP パッケージで裏面の Exposed Pad を GND につなげていないのですが関係ありますか?

MAXコンフィグレーション/プログラミング

Intel:MAX® 10 の PLL を使用したデザインにおいて、タイミング解析の Unconstrained Paths => Clock Status Summary にクロック以外の信号 pll_lock_sync がレポートされました。 この信号は PLL の Locked 信号ですが何故クロックとして認識されたのでしょうか?

MAXQuartus Primeタイミング制約/解析

Intel:Remote System Upgrade 機能を使用する際に、Application Image には Remote Update IP は必要ですか?

IP

Intel:MAX® 10 でクロック入力ピンからの遅延値を変更することはできますか?

MAXQuartus Primeタイミング制約/解析

Intel:Quartus® Prime Pro Edition および Standard Edition は EULA(ソフトウェア使用許諾契約)がありますが、Lite Edition についての EULA はありますか?

Quartus Prime