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Intel:Cyclone® V の Early Power Estimate (EPE) シートの HMC (Hard Memory Controller) シートにある Number of Command Port の意味を教えてください。

CycloneIP外部メモリー消費電力・熱

Intel:Cyclone® V SoC の Hard Memory Controller (HMC) が内蔵されていないデバイスの消費電力見積を Early Power Estimator (EPE)シートで行っています。 Hard Processor System (HPS) 側の DDR SDRAM コントローラーを使用する場合は、IO シートにも DDR との接続するピンを追加する必要はありますか?

CycloneIPSoC FPGA消費電力・熱

Intel:Cyclone® V を使用して Transceiver Block を使用します。Refclk は外部から PLL を使用して所望の周波数を生成して入力するケースと、ピンから直接所望の周波数を入力して Refclk とするケースと、どちらが性能が良いですか?

Cycloneクロック/PLLトランシーバー

Intel:Straitx® 10 で提供されている CFD 解析用の CTM モデルを使用してサブストレートの温度を算出することは可能ですか?

Stratix消費電力・熱

Intel:ALTCLKCTRL IP のシミュレーション・モデルを VHDL で生成して ModelSim でコンパイルすると、エラーになります。

IPQuartus Primeシミュレーション

Intel:Arria® 10 デバイスで AS モードでのコンフィグレーションに失敗し JTAG アクセスができなくなりました。

Arriaコンフィグレーション/プログラミング

Intel:Hard Memory Controller (HMC) で提供されている Pin-Outs ファイルの 「HMC Pin Assignment for DDR3/DDR2」項目に GND と記載されているピンは GND に接続すべきでしょうか?

IPQuartus Prime外部メモリーボード

Intel:DEV_CLRn ピンで PLL やハード IP のリセットをかけることはできますか?

CycloneQuartus Prime

Intel:Stratix® 10 デバイスにおいて、Configuration via Protocol (CvP) を検討していますが、注意点などはありますか? Autonomous mode 等にも対応できますか?

PCI ExpressQuartus PrimeStratixコンフィグレーション/プログラミング

Intel:Arria® 10 における High Speed Differential I/O の Tx の Current strength 値について、Quartus® Prime のレポートには該当ピンの [Current Strength] が "Default" と表記されていますが、何 mA になるのでしょうか? 【回答】

ArriaQuartus Primeトランシーバー

Intel:Quartus® Prime の合成レポートなどで [Current Strength] が "Default" になっている場合、具体的には何 mA が設定されるのでしょうか? 例えば External Memory Interface (EMIF) の DQ/DQS 信号がこのようになっています。

Quartus Prime外部メモリー

Intel:Cyclone® 10 GX のトランシーバーの Reference Clock (Refclk) について AC カップリング/DC カップリングがどのように使い分ければよいですか? 評価ボードでは REFCLK に対して AC カップリングと DC が混在しています。

Cycloneトランシーバーボード

Intel:Stratix® 10 で PCI-Express を使用する場合、fPLL と ATX PLL のどちらを使用するのでしょうか?

IPPCI ExpressQuartus PrimeStratixトランシーバー

Intel:Stratix® 10 FPGA にてTransceiver の Refclk の配置などを決定する際、何か注意する点はありますか?

PCI ExpressQuartus PrimeStratixトランシーバー

Intel:Arria® V GX は PCI-Express Lane Reversal 機能に対応しますか?また、Gen2 x2 構成には対応していますか?

ArriaIPPCI Express

Intel:周囲温度によって、イニシャライズ時間(CONF_DONE が high から INIT_DONE が high)が数十 ms 以上かかってしまいます。温度によってこれほど長くなるのでしょうか?

Cycloneコンフィグレーション/プログラミング

Intel:Arria® 10 GX で PCI-Express Avalon-ST IP を実装していますが、以前のデバイスで使用できた Byte Enable 信号が見当たりません。

ArriaIPPCI ExpressQuartus Prime

Intel:MT25Q フラッシュデバイスをコンフィグレーション ROM として使用するには ini ファイルに pgm_allow_mt25q=on の追加が必要と Knowledge Database (KDB) に記載がありますが、この ini ファイルはどのバージョンでも必要ですか?

Quartus Primeコンフィグレーション/プログラミング

Intel:Parallel Flash Loader (PFL) のユーザーガイドには MT25Q がサポートされていると記載があります。 MT25Q-L は使用できますか?

Quartus Primeコンフィグレーション/プログラミング

Intel:Quartus® Prime Pro Edition v19.1 のリリース・ノートはどこで確認できますか?

Quartus Prime

Intel:インテル® FPGA 用のコンフィグレーション ROM として使用できるフラッシュデバイスを教えてください。

コンフィグレーション/プログラミング

Intel:内部の PLL が Lock しない原因として ref_clk が正常に入っているとした場合、電源以外に何か考えられるものはありますか?

クロック/PLL

Intel:Quartus® Prime Pro Edition ver.18.1.0 において、Stratix® 10 の PCI-Express Hard IP Example Design の生成がエラーになります。

IPPCI ExpressQuartus PrimeStratix

Intel:DDR3 を搭載した FPGA ボードで、メモリークロックと DQA 信号をオシロスコープで測定し tDQSCK の JEDEC 規格適合チェックを行ったところデータシート既定の範囲から大きく逸脱し NG となりました。 FPGA のボール直下のビアを測定ポイントとしていますが、問題ありますか?

IP

Intel:Arria® 10 DDR4 External Memory Interface (EMIF) IP を 1GHz 目標で設計する場合に、IP のパラメーターなどで改善点や注意点はありますか?

IP外部メモリーArria

Intel:Quartus® Prime でソースコードを編集すると .bak ファイルが自動生成されますが、自動生成させない方法はありますか?

Intel:Remote Update Intel® FPGA IP (ALTREMOTE_UPDATE) と ASMI Parallel Intel® FPGA IP (ALTASMI_PARALLEL) を使用した場合、各 IP とコンフィグレーション ROM の接続はユーザーが行う(ピンアサインする)必要はありますか?

Intel:FPGA のリモート・コンフィグレーションを実現する際、資料には ASMI Parallel Intel® FPGA IP (ALTASMI_PARALLEL) が使用されていますが、単にリモート・コンフグレーションだけを実現する為に ALTASMI_PARALLEL は必要なのですか?

IP

Intel:Cyclone® V SoC でハード・プロセッサー・システム (HPS) の I/O で 3.0V の消費電力の見積もりができません。

電源/Enpirion

Intel:MAX® 10 のシングル電源品の External Memory Interface (EMIF) IP は DDR2 をサポートしていますか?

MAX