Intel:HPS (Hard Processor System) の Flash メモリー(QSPI, NAND)に JTAG 経由でファイル転送と書き込みを実施する方法を教えてください。

SoC FPGA

Intel:Cyclone® 10 LP の JTAG の TDI/TMS は VCCA(+2.5V) でプルアップすることが推奨されていますが、VCCIO1 に 3.3V を接続している場合でも 2.5V のプルアップで良いでしょうか?

Cycloneコンフィグレーション/プログラミング

Intel:Arria® 10 デバイスにおいて、PCI-Express (PCIe) IP を CvP で Configuration しています。PCIe Refclk は Configuration のどの段階で安定していれば良いでしょうか?

ArriaPCI Express

Intel:HBM2 (High Bandwidth Memory) IP コアのバースト動作について教えてください。

Stratix外部メモリー

Intel:SPI Slave to Avalon Master Bridge Core を使用して外部 CPU から Platform Designer 内部の Slave にアクセスする方法を教えてください。

Quartus Primeプラットフォーム・デザイナー

Intel:Stratix® 10 の RSU (Remote System Update) で RSU_IMAGE_UDATE コマンドを発行する際、アドレスの設定順序に決まりはありますか?

Stratixコンフィグレーション/プログラミング

Intel:Stratix® 10 デバイスにおいて JESD204B IP を、Wrapper Options = PHY Only 設定で使用すると Example Design の生成が失敗します。

Quartus PrimeStratixトランシーバー

Intel:PCI Express (PCIe) で Correctable / Fatal / Non-Fatal Error などの Message TLP をユーザー回路側から任意のタイミングで発生させることは可能ですか?

PCI Express

Intel:Arria® 10 で EMIF (External Memory Interface) IP コアを同一カラム上に2個配置すると Fitter Error になります。

ArriaQuartus Prime外部メモリー

Intel:CTLE の設定には HG (High Gain) mode と HDR (High Data Rate) mode がありますが、Arria® 10 で PCIe (PCI Express) IP を使用する場合にはどちらの設定を使用すれば良いですか?

ArriaPCI ExpressQuartus Primeトランシーバー

Intel:PCIe (PCI Express) IP (Avalon-ST Interface) で MSI 割り込みを発生させるために、"app_msi_req" をアサートさせていますが、"app_msi_ack" がアサートされません。

PCI Express

Intel:Convert Programming File 機能を使って SOF ファイルから POF ファイルを作成するときに「Create config data RPD」チェックボックスを有効にして RPD ファイルを作成しました。 .mapファイルに示されるチェックサムの情報は RPD ファイル用でしょうか?

Quartus Primeコンフィグレーション/プログラミング

Intel:Cyclone® V SoC を使用しています。UBOOT で下記コマンドを入力しましたが EMAC0 の MDIO 信号が出力されません。

CycloneSoC EDS/DS-5SoC FPGA

Intel:LVDS で使用する PLL から 複数のクロックを出力させる場合、External PLL Mode でなけれは構成できないのでしょうか?

ArriaIPQuartus Prime

Intel:Power Analyzer Tool の Current Drawn from Voltage Supplies Summary で表示される各電源のうち、VCCIO_HPS と VCCPD_HPS が 0.00mA となりますが消費電流はないのでしょうか?

CycloneQuartus Prime消費電力・熱

Intel:Nios® II のシミュレーションが途中で止まってしまいます。

Nios IIシミュレーション

Intel:Nios® II SBT (Software Build Tools for Eclipse) の BSP Editor で Null Pointer エラー が発生します。

Nios II

Intel:Avalon® Interface の readwaittime パラメーターと waitrequest 信号を併用して使えますか?

Quartus Primeプラットフォーム・デザイナー

Intel:Quartus® Prime Pro Edition v20.2 で、HDMI Intel FPGA IP の Example Design を生成すると Error が発生します。

IPQuartus Prime

Intel:CvP(Configuration via Protocol)アップデート・リビジョンを作成してコンパイルするとエラーが発生します。

Quartus Primeコンフィグレーション/プログラミング

Intel:Cyclone® IV をターゲットにしている PCIe (PCI-Express) IP (IP_Compiler for PCI Express) を使用するデザインを、Quartus® Prime Standard Edtion ver19.1 の Platform Designer で Generate HDL を実行するとエラーが発生します。

CyclonePCI ExpressQuartus Prime

Intel:20nm プロセス以下の FPGA において、ALTERA_FP_FUNCTIONS のシミュレーション・モデルを Verilog 指定で Generate しても末端の下位モジュールが VHDL ファイルで生成されてしまいます。VCS ではシミュレーションできないでしょうか?

ArriaQuartus Primeシミュレーション

Intel:シングルポートRAMの生成を行い、RTLシミュレーションを実施していますが、"altera_syncram" が"altera_mf.v"内でモジュールが見つからず、シミュレーションエラーになりました。 "altera_syncram" が定義されているライブラリーファイルの所在を教えてください。

シミュレーション

Intel:QSPI Flash 側のタイミングで tCS min (CS# High Time (Read Instructions), CS# High Time (Program/Erase)) の指定がありますが、Cyclone® V SoC 側ではそのタイミング規定がありませんでした。どのように満たせばいいでしょうか?

SoC FPGA

Intel:Cyclone® V Device Datasheet にある QSPI コントローラーのタイミングで "Tqspi_clk" とありますが、これはどのクロックのことですか?

SoC FPGA

Intel:ALTMULT_ACCUM で積和演算、二乗和を 1000 個ずつ ∑(合計)計算する場合、∑のための計算開始・終了などの制御方法を教えてください。

DSP/FilterQuartus Prime

Intel:ModelSim® や Questa® Sim のバージョンが以前は 10.6、10.7 等の記載でしたが、2019年から 2019.1、2020.1 等になっています。 2019.1 リリース後も 10.7f 等、10.7 のバージョンもリリースが続いているようですが、これらは何が違うのですか?

シミュレーション

Intel:DDR3 SDRAM Controller MegaCore supporting UniPHY を使用したデザインで Nativelink による RTL シミュレーションを行うとエラーが出ます。

外部メモリーシミュレーション

Intel:Nios® II CPU に対して PIO Core を使用して割り込みをかけていますが、割り込みが発生しているかを確認できるレジスターはありますか?

Nios II

Intel:SDI IP で生成される Example Design 内の a10_reconfig_arbiter モジュールの用途を教えてください。このモジュールは必須ですか?

ArriaQuartus Primeトランシーバー