Intel:Questa® Sim のバージョン 2019.1 以降を使用して Quartus® Prime や Platform Designer 等で生成したシミュレーション用スクリプト(msim_setup.tcl 等)を実行すると下記のエラーが発生する場合があります

シミュレーション

Intel:Quartus® Prime ver19.1 以降において、Nios® II Software Build Tools (SBT) for Eclipse(Nios® II EDS)環境を構築する方法を教えてください

Nios II

Intel:Nios® II Software Build Tools (SBT) で "Make Targets" => "Build" => "mem_init_generate" の手順を実行すると、elf2flash: Error reading boot copier というエラーが発生し Hex が生成されません。

Nios II

Intel:デザイン・セキュリティ機能のAES ( Advanced Encryption Standard ) を検討しています。AES キーの書込みにはどのダウンロードケーブルが使用可能ですか?

コンフィグレーション/プログラミング

Intel:High Level Synthesis (HLS) コンパイラーで生成した回路のコシミュレーションを実行する際、生成された wlf ファイルを確認すると --clock で設定したクロックの周波数が反映されず 1GHz になっています

HLSシミュレーション

Intel:Stratix® 10 SoC (H-Tile) で、100G Ether の検証を行おうとしています。QSFP28 のコネクタには、Ethernet の Hard IP は接続されていますか?

IPStratixトランシーバーボード

Intel:TI 製 DSP から汎用フラッシュ用のパラレル・バスを使って FPGA をコンフィグレーションする方法を教えてください。

コンフィグレーション/プログラミング

Intel:外部からクロックを供給して Arria® 10 SoC Development Kit の SFPP からインタフェースしたいのですがどうすればいいでしょうか?

Arriaクロック/PLLボード

Intel:HPS (Hard Processor System) の EMAC の受信ディスクリプタ RDES0 Bit7:Timestamp Available, IP Checksum Error (Type1), or Giant Frame について Giant Frame エラーは発生しますか?

CycloneSoC FPGA

Intel:Arria® 10 デバイスにおいて、複数の PCI-Express (PCIe) Hard IP 及び Transceiver の実装をしています。起動時に注意するべき点などあれば教えてください。

ArriaIPPCI Expressトランシーバー

Intel:Cyclone® V SoC のブート用 eMMC の書き込み方法について、HPS Flash Programmer は eMMC には非対応ですか?非対応の場合、書き込み手段としてはどのような方法がありますか?

CycloneSoC FPGA

Intel:Arria® 10 デバイスで PCI-Express (PCIe) IP を以下の条件で使用しています。DMA Descriptor Controller Register へのアクセス方法を教えてください。

ArriaIPPCI Express

Intel:Modelsin® でシミュレーション実行後に、表示していなかった信号を後から表示する方法はありますか?

シミュレーション

Intel:Arria® 10 の Transceiver CDR で Run Length の規定、及び設定可能な Refclk の周波数を教えてください。

Arriaトランシーバー

Intel:Data 通信中に対向のデバイスがリセットされて Data が途絶えた場合、rx_analogreset を入れる、Recalibration を行う、Transceiver 全体をリセットする等、何か対処は必要ですか?

Stratixトランシーバー

Intel:Hard Processer System の SPI の検証でループバックで接続し、正しく送受信できるか確認したいです。SPI のインターフェイスを Hard Processor System (HPS) から出力し、Conduit のような形で Platform Designer 上で接続することはできますか?

CycloneSoC EDS/DS-5SoC FPGA

Intel:MAX® 10 ADC シミュレーションにおいて、独自のスティミュラス入力ファイルを使用するにはどのようにすれば良いですか?

MAXQuartus Primeシミュレーション

Intel:MT25Q フラッシュデバイス向けの pof/jic ファイルを Programmer で選択すると、「File <name> is corrupted」というエラーが発生します。

Quartus Primeコンフィグレーション/プログラミング

Intel:Stratix® 10 を使用して PCI-Express (PCIe) IP を構成し MSI-X の設定を実施していますが、Table offset を 0x2000、PBA offset を 0x3000 と GUI に設定しても、実機で Configuration Register をチェックすると All ゼロになっているように見えています。 どうすれば期待する値が反映されるのでしょうか?

IPPCI ExpressQuartus PrimeStratix

Intel:Cyclone® V の Early Power Estimator (EPE) シートを使用して消費電力見積もりを行っていますが、Hard Memory Controller (HMC) の IO 部分の見積もり結果がゼロになってしまいます。設定が足りないでしょうか?

Cyclone外部メモリー

Intel:IBIS を用いた基板シミュレーションでは at Pin と at Die の観測ポイントがありますがなぜ差が生じるのでしょうか?

シミュレーションボード

Intel:Nios® II を含んだ FPGA デザインを Quartus® Prime コンパイルすると、"Can't generate netlist output files" というエラーメッセージが表示されます。

Nios IIQuartus Prime

Intel:下記の記事を参考にして jtagconfig コマンドで TCK クロック周波数の変更を行うと、"No parameter named JtagClock" のメッセージが表示されて周波数を変えることができません。

Quartus Primeコンフィグレーション/プログラミング

Intel:インテル® HLS コンパイラーで生成した IP を Platform Designer システムに追加し、シミュレーションモデル(VHDL)を生成しました。 ModelSim でシミュレーションすると、IP から不定値が出力されてしまいます。

HLSQuartus Primeシミュレーションプラットフォーム・デザイナー

Intel:Arria® 10 は ECO をサポートしていますか?

ArriaQuartus Prime

Intel:Nios® II SBT for Eclipse 上ででブレークしたときに同時に、Signal Tap にもトリガーをかける方法はありますか?

Nios IIQuartus Prime

Intel:On-Chip Memory の容量不足に関連した Nios® II SBT for Eclipse のビルドエラーが発生しましたが、FPGA のデザインを変更せずに回避することはできますか?

Nios II

Intel:MAX® 10 で IP Catalog から Floating-Point IP コア(ALTFP_)を選択すると、"Error (14736): Error: Wizard "ALTFP_xxx" cannot be launched." というエラーメッセージが表示され編集ウィザードが起動できません。

IPMAXQuartus Prime

Intel:AS コンフィグレーション完了後も DCLK が出力され続けているようですが、ユーザーモード中に ASMI IP を使ってコンフィグレーション ROM へアクセスする際は、IP へ入力している clkin と DCLK どちらが使用されるのでしょうか?

CycloneIPQuartus Primeコンフィグレーション/プログラミング

Intel:DE0-Nano-SoC と Atlas-SoC のキットの違いを教えてください。

CycloneSoC FPGA