Intel:Quartus® Prime Pro Edition v20.2 で、HDMI Intel FPGA IP の Example Design を生成すると Error が発生します。

IPQuartus Prime

Intel:CvP(Configuration via Protocol)アップデート・リビジョンを作成してコンパイルするとエラーが発生します。

Quartus Primeコンフィグレーション/プログラミング

Intel:Cyclone® IV をターゲットにしている PCIe (PCI-Express) IP (IP_Compiler for PCI Express) を使用するデザインを、Quartus® Prime Standard Edtion ver19.1 の Platform Designer で Generate HDL を実行するとエラーが発生します。

CyclonePCI ExpressQuartus Prime

Intel:20nm プロセス以下の FPGA において、ALTERA_FP_FUNCTIONS のシミュレーション・モデルを Verilog 指定で Generate しても末端の下位モジュールが VHDL ファイルで生成されてしまいます。VCS ではシミュレーションできないでしょうか?

ArriaQuartus Primeシミュレーション

Intel:シングルポートRAMの生成を行い、RTLシミュレーションを実施していますが、"altera_syncram" が"altera_mf.v"内でモジュールが見つからず、シミュレーションエラーになりました。 "altera_syncram" が定義されているライブラリーファイルの所在を教えてください。

シミュレーション

Intel:QSPI Flash 側のタイミングで tCS min (CS# High Time (Read Instructions), CS# High Time (Program/Erase)) の指定がありますが、Cyclone® V SoC 側ではそのタイミング規定がありませんでした。どのように満たせばいいでしょうか?

SoC FPGA

Intel:Cyclone® V Device Datasheet にある QSPI コントローラーのタイミングで "Tqspi_clk" とありますが、これはどのクロックのことですか?

SoC FPGA

Intel:ALTMULT_ACCUM で積和演算、二乗和を 1000 個ずつ ∑(合計)計算する場合、∑のための計算開始・終了などの制御方法を教えてください。

DSP/FilterQuartus Prime

Intel:ModelSim® や Questa® Sim のバージョンが以前は 10.6、10.7 等の記載でしたが、2019年から 2019.1、2020.1 等になっています。 2019.1 リリース後も 10.7f 等、10.7 のバージョンもリリースが続いているようですが、これらは何が違うのですか?

シミュレーション

Intel:DDR3 SDRAM Controller MegaCore supporting UniPHY を使用したデザインで Nativelink による RTL シミュレーションを行うとエラーが出ます。

外部メモリーシミュレーション

Intel:Nios® II CPU に対して PIO Core を使用して割り込みをかけていますが、割り込みが発生しているかを確認できるレジスターはありますか?

Nios II

Intel:SDI IP で生成される Example Design 内の a10_reconfig_arbiter モジュールの用途を教えてください。このモジュールは必須ですか?

ArriaQuartus Primeトランシーバー

Intel:Cyclone® V SoC において、HPS の SPI マスタデバイスを FPGA にルーティングしようとしていますが、sclk がありません。

CycloneQuartus PrimeSoC FPGA

Intel:Arria® V SoC において、HPS の SPI マスターを FPGA にルーティングしようとしていますが、各ポートの接続方法がわかりません。

ArriaQuartus PrimeSoC FPGA

Intel:「Embedded Peripherals IP User Guide」の「SDRAM Controller Core」の項で「FPGA I/O Timing Parameters」が示されています。こちらは tCLK が 20ns の時の設定ですが、異なる tCLK の値の時に、他のタイミングパラメーターはどのような値になりますか?

Quartus Prime外部メモリー

Intel:Quartus® Prime Standard Edition 20.1 で FP_FUNCTIONS Intel FPGA IP を Generate するとエラーが発生します。

Quartus Prime

Intel:Cyclone® V SoC で、Hard Processor System (HPS) の SPI マスターを FPGA にルーティングする際の、各ポートの接続方法を教えてください。

CycloneQuartus PrimeSoC FPGA

Intel:Arria® V SoC において、HPS の SPI マスターデバイスを FPGA にルーティングしようとしていますが sclk がありません。

ArriaQuartus PrimeSoC FPGA

Intel:Arria® 10 以降のデバイスで EMIF (External Memory Interface) IP を使用する場合、EMIF 用外部ピン (DQ, DQS, Add/Cmd など) に対して Assignment Editor で I/O Standard の設定は必要ですか?

ArriaQuartus Prime外部メモリー

Intel:Nios® II のソフトウェア開発について、参考になる資料はありますか?

Nios II

Intel:Quartus® Prime Standard Edition v20.1 でインテル® HLS コンパイラーのインストーラーがありません。

HLS

Intel:PDN Toolでコンデンサー選定を進めています。EPE (Early Power Estimator) から算出された値をどのように PDN Tool に登録するのでしょうか?

電源/Enpirionボード

Intel:Nios® II Command shell で JIC (JTAG Indirect Configuration) を書き込む方法を教えてください。

Quartus Primeコンフィグレーション/プログラミング

Intel:Nios® II プロセッサーには Fast と Economy の2種類ありますが、どのような違いがありますか?

Nios II

Intel:Signal Tap のノードを解析対象から外すには、タイミング制約ファイル (sdc) にどのように設定すればよいですか?

Quartus Primeタイミング制約/解析

Intel:Quartus® Prime Standard で指定できる .rbf をコンパイル時(Assembler 時)に生成させる制約を、Quartus® Prime Pro Edition で設定するにはどうすれば良いですか?

Quartus Prime

Intel:ModelSim® などの EDA シミュレーターで VCD を生成するためのスクリプトを Quartus® Prime に生成させる "Generate Value Change Dump file script" オプションが、Pro Edition にはありません。設定する方法を教えてください。

Quartus Prime

Intel:Quartus® Prime Pro Edition v20.1 用に WSL 環境をインストールしましたが、Nios® II Command Shell で nios2-terminal を実行するとエラーになります。

Nios II

Intel:Stratix® 10 で Active Serial Fast Mode を使用するの場合の電源立ち上げ時間の規定を教えてください。

ボード

Intel:Cyclone® V で True Dual Port RAM の A と B Port の双方から同じアドレスに同時書き込みを行った場合どうなりますか?

Cyclone