Intel:Cyclone® 10 GX で LVDS を使用する際、レシーバー・スキュー・マージン(RSKM)の計算にトランスミッター・チャネル間スキュー(TCCS)の値が必要ですが、どこで確認できますか?

Cyclone

Intel:Arria® 10 GX で LVDS を使用する際、レシーバー・スキュー・マージン(RSKM)の計算にトランスミッター・チャネル間スキュー(TCCS)の値が必要ですが、どこで確認できますか?

Arria

Intel:Quartus® Prime を起動せずに、事前に設定したライセンス設定を確認する方法はありますか?

Quartus Prime

Intel:Synopsys 社の SpyGlass Power のテクノロジーライブラリーをサポートしていますか?

Quartus Prime

Intel:Arm® DS の Run/Debug Configuration において ターゲットの選択に項目が出てきません

SoC EDS/DS-5SoC FPGA

Intel:FPGA に .sof を書き込み後、Nios® II Software Build Tools for Eclipse の Run/Debug Configuation 画面において Target Connections が認識しません

Nios II

Intel:Jam STAPL Player を使用して、MAX® 10 FPGA の CFM0 以外の領域にコンフィグレーション・データをプログラミングすることは可能でしょうか?

MAX

Intel:Platform Designer において Component Editor に変更したパラメーターの反映方法

Quartus Prime

Intel:MAX® 10 FPGA では、どのようなアルゴリズムで CRC エラーをユーザーモード時に検出していますか。

MAX

Intel:温度や電圧が変動した場合、信号の伝搬遅延時間の変動は、どのような傾向を示すのか教えてください。

タイミング制約/解析

Intel:AN 353: SMT Board Assembly Process Recommendations における user/supplier Tp は何を表していますか?Tc と Tp の違いは何ですか?

ボード

Intel:Internal Error: Sub-system: QHD, File: /quartus/h/qhd_state_details_sys.h, Line: 65

Quartus Prime

Intel:Arria® 10 SoC の各 I/O ピンは、コンフィギュレーションが完了するまでどのような状態になっていますか。

Arriaコンフィグレーション/プログラミング

Intel:Questa* - Intel® FPGA Edition を起動するとエラーが発生します。Cannot checkout an uncounted license within a Windows Terminal Services guest session.

シミュレーション

Intel:Platform Designer の内容を変更していないのに、Platform Designer 以外のインスタンスを変更後 Quartus® Prime のコンパイルを行うと、sopcinfo ファイルのタイムスタンプだけが更新されてしまいます。

Nios IIQuartus Prime

Intel:Platform Designer にて AXI を使用している場合、AXI ID Bus エラーが発生が発生します。error: arria10_hps_f2sdram0_data: width of slave id signals (4) must be atleast 5. increase slave id width or reduce widths for any connected axi master

Nios IIQuartus Prime

Intel:自作した UART IP を Nios® II SBT の STDIO として使う場合の設定方法を教えてください。

Nios IIQuartus Prime

Intel:rpd ファイルのフォーマットを教えてください。

Quartus Primeコンフィグレーション/プログラミング

Intel:Quartus® Prime Pro Edition の STP ファイルにおいて、Node Finder の Search ボタンの表示がアクティブにならず検索できません。

Quartus Prime

Intel:rbf ファイルの内容が jic ファイルのデータ部分に含まれていますが、異なったデータになっている箇所が一部ありました。この差異はどのように理解すれば良いですか。

Quartus Primeコンフィグレーション/プログラミング

Intel:Triple Speed Ethernet IP で FIFO を実装しない構成 (Use internal FIFO を非設定) でも、受信データのフロー制御は可能でしょうか?

Quartus Primeトランシーバー

Intel:MTBF を計算する際に必要になる tMET の値を教えてください

Quartus Primeタイミング制約/解析

Intel:ModelSim* - Intel® FPGA Edition で使用するエディタ―を外部エディタ―に変更する方法を教えてください。

シミュレーション

Intel:Terasic 社の DE0-Nano ボードで CRC_ERROR 信号をユーザーロジックで取り込む方法を教えてください。

CycloneQuartus Prime

Intel:Triple Speed Ethernet IP で FIFO を実装しない構成 (Use internal FIFO を非設定) でも、 受信データのフロー制御は可能でしょうか?

Quartus Primeトランシーバー

Intel:ModelSim® などのシミュレーターでシミュレーションをおこなうとき、FPGA 内蔵の Pull-Up を使用している信号をどのように記述すれば良いですか?

シミュレーション

Intel:PHY Lite for Parallel Interfaces Intel FPGA IP を使用しています。Avalon Memory-Mapped Interface から Control Register の Pin Output Delay を設定した場合、PHY Lite IP の外部端子に状態が 反映されるまでの時間はどのくらいでしょうか?

外部メモリー

Intel:Stratix® 10 GX PHYLite IP のリファレンスクロック入力は、FPGA の configuration 完了後に変更しても、PHYLite IP をリセットすれば問題ないでしょうか?

Stratix外部メモリー

Intel:Cyclone® V SoC FPGA 開発キットにおいて、U-Boot v2013.01.01 起動時に、キット付属の USB ホストケーブル (OTG ケーブル) に接続された USB メモリーが認識されません。キット付属のケーブルに USB Hub を接続して、その先に同一の USB メモリーを接続した場合は認識されます。

CycloneSoC FPGA

Intel:Timing Analyzer Cookbook の JTAG Constraint を JTAG の 10pin Header から FPGA の構成の設定で使用するとき、インテル® FPGA ダウンロード・ケーブル II の TCK が Default の 24MHz では TDO が Timing Error になります

Quartus Primeタイミング制約/解析