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新型コロナウイルスの感染拡大が続いていることを考慮し、お客様の健康と安全を確保するため、

開催予定だった本セミナーは中止となりました。

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このクラスでは、インテル® Quartus® Prime を使用した、新規デザインの作成からデバイスのプログラミングまでのインテル® FPGA (旧アルテラ FPGA )や CPLD の設計フローについて学ぶことができます。
新規にプロジェクトを作成後、既存のデザインファイルを編集します。 ModelSim* -Intel® FPGA (旧 ModelSim Altera® Edition )でファンクショナル・シミュレーションを実行してデザインが仕様通りに動作することを確認後、プロジェクトをコンパイルします。コンパイル結果の確認方法や、I/O 配置の設定方法についても学習します。静的タイミング解析ツール、TimeQuest Timing Analyzer を使用した基本的な制約の設定方法やタイミング解析の方法も学びます。演習で使用したプロジェクトは、最後に実際のボードにプログラムして動作を確認します。

コースを受講することで身に付くスキル
・インテル® Quartus® Prime のプロジェクトの作成、管理、コンパイル
・ModelSim*-Intel® FPGA の基本的なフロー
・RTL Viewer を使用したデザインの解析
・Pin Planner を使用した I/O ピン配置
・Live I/O Check および I/O Assignment Analysis を使用したピン配置のチェック
・クロックと I/O への Synopsys Design Constraints (SDC) 制約の設定
・TimeQuest Timing Analyzer を使用したタイミング検証
・実機でのプログラミング