本コースの目的
概要
インテル® High Level Syntheis (HLS) コンパイラーは、C++を入力として受け取り、インテル® FPGA に最適化された RTL(レジスター転送レベル)コードを生成する高位合成ツールです。
このセミナーでは、インテル® HLS コンパイラーを使用してインテル® FPGA 用の IP コンポーネントを合成、検証する方法をハンズオン付きで学ぶことができます。
最初に HLS の利点と、インテル® HLS コンパイラーの機能について説明します。次に インテル® Quartus® プロジェクトに IP を統合するためのコンパイラー・オプション、生成されたレポート、および最終生成されたファイルの使用方法の一連の HLS コンパイラーを使用した設計フローを説明します。
対象者
・FPGA 設計者でインテル HLS コンパイラーの概要、フローを学びたい方
受講のゴール
・インテル® FPGA のハイレベル・シンセシスの概念を理解
・HLS コンパイラーを使用した設計フローの理解
- エミュレーションによるアルゴリズム検証
- コシミュレーションによる機能検証
- レポートの確認方法
- Quartus® Prime プロジェクトに HLS コンポーネントを組み込む方法
・HLS で生成するコンポーネントで使用できるインターフェイスと制御方法の理解