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本コースの目的
概要
インテル® High Level Syntheis (HLS) コンパイラーは、C++を入力として受け取り、インテル® FPGA に最適化された RTL（レジスター転送レベル）コードを生成する高位合成ツールです。
このセミナーでは、インテル® HLS コンパイラーを使用してインテル® FPGA 用の IP コンポーネントを合成、検証する方法をハンズオン付きで学ぶことができます。
最初に HLS の利点と、インテル® HLS コンパイラーの機能について説明します。次に インテル® Quartus® プロジェクトに IP を統合するためのコンパイラー・オプション、生成されたレポート、および最終生成されたファイルの使用方法の一連の HLS コンパイラーを使用した設計フローを説明します。
対象者
・FPGA 設計者でインテル HLS コンパイラーの概要、フローを学びたい方
受講のゴール
・インテル® FPGA のハイレベル・シンセシスの概念を理解
・HLS コンパイラーを使用した設計フローの理解
- エミュレーションによるアルゴリズム検証
- コシミュレーションによる機能検証
- レポートの確認方法
- Quartus® Prime プロジェクトに HLS コンポーネントを組み込む方法
・HLS で生成するコンポーネントで使用できるインターフェイスと制御方法の理解
アジェンダ
1. HLS 紹介1 ～イントロダクション～
この章では、インテル HLS コンパイラーを使用したハイレベル・シンセシス（高位合成）の概要とフローについて紹介します。
（所要時間：9分29秒）
2. HLS 紹介2 ～x86 エミュレーション～
この章では、HLS コンパイラーのエミュレーションのステップについて説明します。
エミュレーションでは x86 実行ファイルが生成され、作成したファンクションの機能検証をソフトウェアの検証環境を用いて行います。
（所要時間：3分49秒）
3. HLS 紹介3 ～コシミュレーション～
この章では、HLS コンパイラーのコシミュレーションのステップについて説明します。
コシミュレーションでは作成したファンクションが HDL IP コンポーネントとして生成されます。
生成された HDL の検証をシミュレーションによって行います。
（所要時間：14分12秒）
4. インテル Quartus ソフトウェア・インテグレーション
この章では、HLS コンパイラーで生成した HDL IP を Quartus® Prime のプロジェクトに追加して使用する方法を説明します。
- HDL でインスタンスする方法
- Platform Designer の IP として追加して使用する方法
（所要時間：5分38秒）
5. HLS レポートの確認方法
この章では、HDL 生成レポートより、ロジックやメモリーのリソース使用量、ループ構造、データフローなどについて確認する方法を説明します。
（所要時間：12分03秒）
6. HLS インターフェイス
HLS コンパイラーで HDL IP コンポーネントを生成する際には、どのようなインターフェイスを持つ IP にするかを考える必要があります。
この章では、インターフェイスの種類と、記述スタイル、アトリビュート等を使用した制御方法を紹介します。
- デフォルト HLS インターフェイス
- メモリーマップド・マスター・インターフェイス
- 明示的なストリーミング・インターフェイス
- スレーブ・インターフェイス
（所要時間：13分08秒）