説明

高密度で高性能な インテル® Stratix® 10 デザインを確立するには、デザインプロセスの早期段階で FPGA とシステムのプランニングを立てることが重要です。

“インテル® Stratix® 10 デバイスのデザイン・ガイドライン” は、生産性を向上させ一般の設計上の落とし穴を避けるため、デザインフローの各ステージにおけるデザイン・ガイドラインを提示しています。

インテル® Stratix® 10 デバイスのデザイン・ガイドライン
https://www.intel.co.jp/content/dam/altera-www/global/ja_JP/pdfs/literature/hb/stratix-10/s10-guidelines-j.pdf

本資料は、”インテル® Stratix® 10 デバイスのデザイン・ガイドライン” の中でも、特に気を付けるべきポイントをまとめた補足資料です。デザインステージにおけるすべての注意事項をまとめている資料ではありませんので、”インテル® Stratix® 10 デバイスのデザイン・ガイドライン“ 資料と併せてご活用ください。

＜内容＞

1. デバイスのバリエーション

2. 電源設計

3. 熱設計

4. コンフィグレーション

5. SDM Debugger でのデバッグ

＜Appendix＞

1. JTAG クロック周波数の自動設定

2. コンフィグレーション設定

3. デバイスのバリエーション

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