Intel：インテル® Quartus® Prime Pro Edition 開発ソフトウェアにおいて 対応するすべてのデバイスファミリーをインストールしましたが、デバイスファミリーの選択画面に インテル® Cyclone® 10 GX FPGA しか表示されません。

Intel：PLL に入力するクロックピンの配置に制限はありますか？

Intel：PHY Lite for Parallel Interfaces Intel® FPGA IP のレイテンシーはどのように算出できますか？

Intel：Error(18101): An external memory interface or PHYLite IP core reference clock fed by a cascaded PLL. Connect the external memory interface or PHYLite IP core reference clock to an input buffer

Intel：PLL Intel FPGA IP のロケーションを手動で指定する方法を教えてください。

Intel：Error(332000): ERROR: You must run the read_atom_netlist command first to initialize the netlist

Intel：Intel® Stratix® 10 Hard Processor System Address Map and Register Definitions にある System Manager グループの boot_scratch_cold0 ～ boot_scratch_cold8 レジスターの用途や値の範囲について教えてください。

Intel：Platform Designer のインターコネクト部の Fmax を向上させる設定を教えてください。

Intel：Fractional-N PLL を選択した場合、Integer-N PLL に比べて出力クロックが揺らいでいるのはなぜでしょうか？

Intel：Arria® 10 電源オフ時、I/O ピンに外部から電圧が印加され VCCIO にフローティング電圧が生じても問題はありませんか。

Intel：Stratix® 10 GX PHYLite IP のリファレンスクロック入力は、FPGA の configuration 完了後に変更しても、PHYLite IP をリセットすれば問題ないでしょうか？

Intel：Quartus® Prime Pro Edition ver.21.1 で IP を IP Catalog で Generate するとエラーになります。

Intel：Quartus® Prime Standard Edition でコンパイルを実行すると FLEXlm software error というエラーになります。対処方法を教えてください。

Intel：HBM2 (High Bandwidth Memory) IP コアのバースト動作について教えてください。

Intel：Stratix® 10 の RSU (Remote System Update) で RSU_IMAGE_UDATE コマンドを発行する際、アドレスの設定順序に決まりはありますか？

Intel：Stratix® 10 デバイスにおいて JESD204B IP を、Wrapper Options = PHY Only 設定で使用すると Example Design の生成が失敗します。

Intel：CvP（Configuration via Protocol）アップデート・リビジョンを作成してコンパイルするとエラーが発生します。

Intel：Arria® 10 以降のデバイスで EMIF (External Memory Interface) IP を使用する場合、EMIF 用外部ピン (DQ, DQS, Add/Cmd など) に対して Assignment Editor で I/O Standard の設定は必要ですか？

Intel：Stratix® 10 で Active Serial Fast Mode を使用するの場合の電源立ち上げ時間の規定を教えてください。

Intel：インテル® FPGA では Pad on Via について PCB 設計ルールはありますか？

Intel：インテル® Stratix® 10 TX FPGA シグナル・インテグリティー開発キットのインストーラーに含まれる Example Design の qts_pam4_com をコンパイルすると、論理合成でエラーが発生します。

Intel：Quartus® Prime Pro Edition ver.19.3 の SoC EDS Command Shell から Eclipse は正常に起動できますが、bsp-editor が起動できません。

Intel：Triple Rate (up to 3G-SDI) を使用し、各トランシーバー・チャネルごとに受信するフォーマットを変えることはできますか？

Intel：Arria® 10 で QDR II SRAM を構成します。このとき Address/Command ピンは自由に配置できますか？

Intel：インテル® Stratix® 10 開発キットには DDR4/DDR3/RLDRAM の 3種類が同梱されていますが、OpenCL™ ではどのメモリーを使用できますか？

Intel：インテル® Stratix® 10 評価キットで OpenCL™ の評価をしています。 PCI-Express 16 レーンに設定して "aocl diagnose" で確認すると、「PCIe dev_id = 5170, bus:slot.func = 01:00.00, Gen3 x8」という 8 レーンになっているメッセージが出力されてしまいます。

Intel：Arria® 10 デバイスの Transceiver Block の Latency を把握したいのですが、以前のデバイスで記載されていた様な Latency 情報はありますか？

Intel：Stratix® 10 で Transceiver PHY IP を使用していますが、QSF で VOD の設定をすると Fitter でエラーが発生します。QSF では Analog Parameter の設定はできないのでしょうか？

Intel：Stratix® 10 SoC (H-Tile) で、100G Ether の検証を行おうとしています。QSFP28 のコネクタには、Ethernet の Hard IP は接続されていますか？

Intel：Data 通信中に対向のデバイスがリセットされて Data が途絶えた場合、rx_analogreset を入れる、Recalibration を行う、Transceiver 全体をリセットする等、何か対処は必要ですか？