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Intel：PLL に入力するクロックピンの配置に制限はありますか？
Arria
クロック/PLL
PLL はジッタの特性を保つために、クロックピンの制限を設けています。
例えば Stratix IV の場合、以下の資料から PLL とクロックピンの接続関係が分かります。
Stratix IV Device Handbook, Volume 1, Chapter 5, Clock Networks and PLLs in Stratix IV Devices（PDF ファイルが自動でダウンロードされます）
=> Table5-4. PLLs and PLL Clock Pin Drivers
同様に Cyclone IV では以下の資料を参照して下さい。
Cyclone IV Device Handbook, Volume 1, Chapter 5, Clock Networks and PLLs in Cyclone IV Devices（PDF ファイルが自動でダウンロードされます）
=> Figure 5-1 ～ Figure 5-3. . GCLK Network Connections
経験豊富なFAEが