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Intel：インテル® Stratix® 10 TX FPGA シグナル・インテグリティー開発キットのインストーラーに含まれる Example Design の qts_pam4_com をコンパイルすると、論理合成でエラーが発生します。
カテゴリー：開発キット / トランシーバー
ツール：Quartus® Prime
デバイス：Stratix® 10
＜Example Design＞
stratix10TX_1st280yf55_si_revB_v18.1.2b277_v1.0\examples\qts_pam4_com\qts_pam4_com\pam4_xcvr_com.qpf
＜エラー・メッセージ例＞
Error (13305): Verilog HDL error at pam4_xcvr_com.v(130): can't find port "rsfec_avmm2_avmmread_in" File: D:/intelFPGA_pro/Project/stratix10TX_1st280yf55_si_revB_v18.1.2b277_v1.0/examples/qts_pam4_com/pam4_xcvr_com_19.3/qts_pam4_com/pam4_xcvr_com.v Line: 130
Info (16867): Verilog HDL info at nphy.v(6): nphy is declared here File: D:/intelFPGA_pro/Project/stratix10TX_1st280yf55_si_revB_v18.1.2b277_v1.0/examples/qts_pam4_com/pam4_xcvr_com_19.3/qts_pam4_com/nphy/synth/nphy.v Line: 6
デザインのトップ階層のデザインに、過去バージョン E-Tile nativePHY にあったポートが残っているため下記をコメントアウトしてください。
.rsfec_avmm2_avmmread_in ( ), // input, width = 1, RSFEC_avmm2.read
.rsfec_avmm2_avmmrequest_in ( ), // input, width = 1, .waitrequest
.rsfec_avmm2_avmmwrite_in ( ), // input, width = 1, .writeまた、pll_refclk0, pll_refclk1 の IO Standard については過去バージョンでは LVDS でもコンパイルは通っていましたが、バージョンによってもし通らなければ Differential LVPECL に変更してください。
経験豊富なFAEが