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ようこそ Altera® FPGA 学びの場へ！
こんにちは、マクニカで Altera® FPGA の技術サポートをしている アルテラ ハナコ です。
ここは、Altera® FPGA 製品にして "学びをアシストする" ページです。
オンラインで、Face to Face で、自主学習で。 みなさんの好みのスタイルで Altera® FPGA 開発を学習しませんか？
学習スタイル
チュートリアルで実践したい
Quartus® Prime で簡単なデザインを作成し、開発ボード上で FPGA を動作させてみましょう。
(開発ボードが無くても 実施できる演習もあります。)
自分の好きな時間に、好きな場所で、実際に触って動かしたい！という人におすすめです。
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Quartus® Prime のエディション |
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| チュートリアル |
Quartus® Prime Pro Edition 向け <今冬頃 リリース予定> |
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| 開発ボード |
(Macnica Mouser でもご購入いただけます。) |
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(Macnica Mouser でもご購入いただけます。) |
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動画で学びたい
過去にマクニカで定期開催していたセミナーに音声を付けて公開しています。また、セミナー中にハンズオンとして実施していた演習も 体験することができます。
(※ 内容は開催時期のままのため、アップデートしていません。ご了承ください。)
いつでも どこでも 好きな時間に視聴してください。
[受講費用] 無料
オンラインセミナーを受講したい
会社から、自宅から、外出先から、どこからでも オンラインで視聴可能！
マクニカの Altera® FPGA エンジニアが登壇します。
短時間で サクっと内容を把握したい人におすすめです。
[受講費用] 無料
| セミナー名 | 概要 |
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Agilex™ 5 FPGA 開発キットで FPGA 設計を始めよう (時間: 45分) |
初心者大歓迎！Altera® FPGA の開発を始めるにあたって、基礎的な知識や設計手法を簡単に学ぶことができる FPGA 入門セミナーです。 |
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(時間: 60分) |
Altera® FPGA の開発に必要なタイミング制約の概念、解析用語、基礎的な SDC についてご説明します。タイミング制約・解析が初めての方でも Quartus® Prime に SDC を設定するまでの最低限のフローを習得していただけます。 |
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(時間: 105分) |
「Altera® FPGA のタイミング解析 ～導入編～」 と同じ資料の流れで説明を追加し、SDCの設定とタイミングエラー解析の例を実演します。 |
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Agilex™ 5 FPGA で Nios® V を動かしてみよう (時間: 60分) |
Nios® V プロセッサーの概要と最新 FPGA である Agilex™ 5 FPGA に Nios® V プロセッサーを実装する方法について紹介します。 |
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マシンラーニングで Altera® FPGA のタイミング収束を効率化 (時間: 60分) |
Plunify 社の InTime を使用し、マシンラーニングによる FPGA タイミング問題の解決と最適化を紹介します。 |
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Altera® FPGA 回路図チェックのポイント ～Agilex™ 5 FPGA の事例～ (時間: 60分) |
Altera® FPGA を実装する基板を作成する際に特に気を付けるポイントについて、Agilex™ 5 FPGA を使用する場合を例として、FPGA ボードの回路図チェックポイントを紹介します。 |
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Altera® FPGA 回路図チェックのポイント ～Arria® 10 FPGA の事例～ (時間: 45分) |
Altera® FPGA を実装する基板を作成する際に特に気を付けるポイントについて、Arria® 10 FPGA を使用する場合を例として、FPGA ボードの回路図チェックポイントを紹介します。 |
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Agilex™ 7 FPGA リモート・システム・アップデート (時間: 45分) |
Agilex™ 7 FPGA をベースにリモート・システム・アップデートの機能概要、回路構成や動作の説明と、実機を用いたデモンストレーションがご覧いただけます。 |
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マイコンで Altera® FPGA のコンフィグレーション ROM をアップデート！ ～NXP i.MX RT1050 編～ (時間: 60分) |
Altera® FPGA のコンフィグレーション ROM のデータを、マイコンを使ってアップデートする方法について紹介します。 |
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Agilex™ 5 FPGA を事例とした消費電力見積もり方法 ～PTC 編～ (時間: 45分) |
Altera® が提供する消費電力見積もりツール「Power and Thermal Calculator (PTC)」を使用し Agilex™ 5 FPGA をベースに消費電力の見積もり方法について紹介します。 |
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Agilex™ 7 FPGA ハイパフォーマンスデザイン設計 (時間: 45分) |
Agilex™ 7 FPGA の Hyperflex™ アーキテクチャーの概要や第2世代で改良されたアーキテクチャーの説明と、パフォーマンス比較結果を紹介します。 |
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Agilex™ 7 FPGA 外部メモリー・インターフェイスのデバッグ手法（デバッグツールキット） (時間: 45分) |
Altera® が提供する外部メモリー・インターフェース解析ツール “External Memory Interface Debug Toolkit” を使い、外部メモリー・インターフェースのマージン確認、不具合解析をおこなう方法について紹介します。 |
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Agilex™ 5 FPGAで実現する PCI Express ソリューションの紹介 (時間: 45分) |
新たなユーザーインターフェース GTS AXI Streaming PCIe IP について、既存デバイスとの設定の差分点や実装方法などを紹介します。 |
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浮動小数点データを Altera® FPGA のハードに実装するツール (時間: 60分) |
DSP Builder for Intel® FPGA、および Quartus® Prime の浮動小数点演算用 IP を紹介します。 |
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DDR4 ランダムアクセスの効率に関連する設定 ～Agilex™ 7 FPGA 編～ (時間: 30分) |
Agilex™ 7 FPGA での DDR4 ランダムアクセス時に効果的な 外部メモリー・インターフェース IP の効率向上オプション (コマンド発行の順序変更に関する設定など) と各設定の動作事例について紹介します。 |
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Altera® の Quartus® Prime を Tips で使いこなそう ～Pro Edition 編～ (時間: 60分) |
Quartus® Prime Pro Edition 開発ツールの便利機能を紹介します。 |
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Altera® の Quartus® Prime を Tips で使いこなそう ～Standard Edition 編～ (時間: 45分) |
Quartus® Prime Standard Edition 開発ツールの便利機能を紹介します。 |
トレーニングを受講したい
マクニカの Altera® FPGA エンジニアが講師となり、講義や演習が受講できます。
テクニカルなノウハウを交えながら進めますので、しっかり習得したい人におすすめです。
受講の形態
さまざまな受講形態をご選択いただけます。
(※ コースにより、受講形態をご選択いただけない場合があります。)
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会場 |
講師 |
演習で使用するパソコン |
備考 |
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| タイプ A |
(品川、大阪、名古屋オフィスの場合は要相談) |
対面 |
以下のいずれかをご選択可能です。(演習のあるコースのみ) ・ 受講者持参のパソコン※1 ・ マクニカ貸出のパソコン※2
Notes(1): 事前準備の専用 Web ページを参考に、受講者がパソコンをセットアップします。 Notes(2): ご依頼の開催日程によっては、貸出パソコンをご用意できない場合があります。そのため 日程は、2か月以上先でご希望ください。 |
ご依頼の開催日程によっては、弊社会場をご用意できない場合があります。そのため 開催日程は、2か月以上先でご希望ください。 |
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タイプ B |
受講者の会社 | 対面 |
マクニカから機材 (パソコンや開発ボードなど) を貸し出す場合は、受講者の会社へまとめて送付します。
<※ 会場に受講者の会社を希望される場合> プレゼン用機器(プロジェクター、スクリーンなど)、ホワイトボード、電源タップは受講者の会社でご用意ください。 |
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| タイプ C | 受講者の会社 | オンライン | ||
| タイプ D |
オンライン |
オンライン |
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<凡例> |
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 [講義のみ] のコースです。 |
目的コースのバナーをクリックして、各コースの概要をご覧ください。
入門コース
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ベーシック ～ アドバンス コース
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その他
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ここからは、各コースの概要をご紹介します。
Quartus® Prime 入門 コース
| コース概要 |
Quartus® Prime を触ってみたい！試してみたい！概要を知りたい！はじめて FPGA 開発をおこなうお客様向けの入門コースです。 短時間で全体フローからポイントとなる操作をピックアップして、簡単な演習を実施しながら解説していきます。 講義中に実施する演習では、VerilogHDL と VHDL のデザインをあらかじめ用意してあります。受講者はどちらかのデザインを選んで、演習を進めていきます。 |
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| アジェンダ |
・ Altera® FPGA 製品紹介 ・ ツールの入手方法とインストール ・ Quartus® Prime の概要 ・ 基本操作 - プロジェクト作成 / デザイン作成 / ファンクション・シミュレーション※ / ピン配置の設定 / コンパイル / プログラミング / Signal Tap (体験) ★ 開発ボードを使用した演習 <Notes> ✔ シミュレーター・ツールは、Questa-Intel® FPGA Edition を使用します。(受講者がパソコンを持参する場合は、Questa-Intel® FPGA Starter Edition でも結構です。) ✔ タイミング制約および解析はカットしています。受講を希望される場合は、別コースまたはオンラインセミナーをご受講ください。 |
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| 講義時間 |
約4時間 (実施例: 13:30～17:30) |
演習 |
あり |
| 受講費 | 有償 | 開講人数 | 5名 ～ |
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お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、Quartus Prime 入門 コース と明記してください。 「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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Quartus® Prime パーフェクトコース I
| コース概要 |
Quartus® Prime を使用してデザイン作成からデバイスプログラミングまで、Altera® FPGA の設計フローについて [Quartus Prime 入門コース] よりも深く学ぶことができます。 演習では、IP を作成し、既存のデザインファイルに組み込むための編集をおこないます。完成したデザインに対し Questa* -Intel® FPGA Edition でファンクショナル・シミュレーションを実行してデザインが仕様通りに動作することを確認後、プロジェクトをコンパイルします。コンパイル結果の確認方法や、I/O 配置の設定方法についても学習します。静的タイミング解析ツール Timing Analyzer を使用した基礎的な制約の作成方法やタイミング解析の操作方法も学びます。最後に、演習で使用したデザインを実際の開発ボードにプログラムして動作を確認します。 |
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| アジェンダ |
・ Altera® FPGA 製品の紹介 ・ Quartus® Prime の機能概要 ・ 設計方法 - プロジェクト作成 / デザイン入力 / EDA シミュレーション※ / 設定と制約 / コンパイル / IO プランニング / タイミング解析 / プログラミング / Signal Tap (体験) ★ 開発ボードを使用した演習 <Notes> ✔ シミュレーター・ツールは、Questa-Intel® FPGA Edition を使用します。(受講者がパソコンを持参する場合は、Questa-Intel® FPGA Starter Edition でも結構です。) |
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| 講義時間 |
約7時間 (実施例: 9:30～17:30) |
演習 |
あり |
| 受講費 | 有償 | 開講人数 | 3名～ |
| お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、Quartus Prime パーフェクトコース I と明記してください。 「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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Quartus® Prime パーフェクトコース II ~タイミング解析~
| コース概要 |
Quartus® Prime に搭載されたデバッグの Timing Analyzer を使用して、デザインにタイミング制約を設定し、タイミング解析をおこなう方法を学習します。 |
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| アジェンダ |
・ Timing Analyzer の基礎 ・ タイミング解析の基礎 ・ Timing Analyzer を使用したレポート作成方法 ・ クロック制約 ・ I/O 制約 ・ 非同期信号の制約 ・ タイミング例外 (フォルスパス / マルチサイクル制約) ★ 演習: Timing Analyzer GUI の使用方法 / 新規 SDC ファイルの作成とクロック制約 / 同期 IO 制約 / タイミング例外制約 |
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| 講義時間 |
約7時間 (実施例: 9:30～17:30) |
演習 |
あり |
| 受講費 | 有償 | 開講人数 | 3名～ |
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お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、Quartus Prime パーフェクトコース II (タイミング解析) と明記してください。 「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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Quartus® Prime アドバンス コース ~デバッグツール編~
| コース概要 |
Altera® FPGA を開発中の様々な場面で使用できる Quartus® Prime のオンチップデバッグ機能を紹介します。 |
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| アジェンダ |
・ Quartus® Prime に搭載されているオンチップデバッグ・ツール - Signal Tap Logic Analyzer / In-System Source and Probe / In System Memory Content Editor / System Console など ・ トランシーバー・チャネル評価ツール Transceiver Toolkit ・ 外部メモリー・インターフェース Debug Toolkit |
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| 講義時間 |
約3時間 (実施例: 13:30～16:30) |
演習 |
なし |
| 受講費 | 有償 | 開講人数 | 5名～ |
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お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、Quartus Prime アドバンス コース (デバッグツール編) と明記してください。 「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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Nios® V プロセッサー 入門 コース
| コース概要 |
Altera® FPGA に搭載可能なソフトコアプロセッサー Nios® V の導入を検討しているお客様を対象としたコースです。 |
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| アジェンダ |
・ Nios® V とは ・ Nios® II からのマイグレーション ・ Nios® V ハードウェア開発 ・ Nios® V ソフトウェア開発 ・ Nios® V ブート方式 ★ 開発ボードを使用した演習: Platform Designer システム作成 / ハードウェア・デザイン作成 / ソフトウェア・デザイン作成 / ソフトウェア・デザイン実行 |
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| 講義時間 |
約4時間 (実施例: 13:30～17:30) |
演習 |
あり |
| 受講費 | 有償 | 開講人数 | 5名～ |
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お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、Nios V プロセッサー 入門 コース と明記してください。
「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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Agilex™ 5 SoC FPGA ハンズオン セミナー
| コース概要 |
Agilex™ 5 SoC FPGA 開発を検討しているお客様向けに、デバイスの概要や開発環境、開発フローの説明をおこないます。 |
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VHDL / Verilog-HDL 入門 コース
| コース概要 |
VHDL または Verilog-HDL によるデジタル論理回路設計が はじめてのお客様を対象にしたコースです。 言語の概要を理解し、簡単な演習を通して基本的な記述方法を学習します。 演習では、作成したコードに対し Questa-Intel FPGA Edition を用いてファンクション・シミュレーションをおこないます。 |
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| アジェンダ |
<VHDL> ・ 言語設計の概要 ・ VHDL の基本事項 ・ VHDL の構造 ・ 回路記述 (簡単な組み合わせ回路 / 簡単な順序回路) ★ 演習問題 |
<Verilog-HDL> ・ 言語設計の概要 ・ Verilog-HDL の基本事項 ・ Verilog-HDL の構造 ・ 回路記述 (assign 文 / always 文) ★ 演習問題 |
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| 講義時間 |
約3.5時間 (実施例: 13:30～17:00) |
演習 |
あり |
| 受講費 | 有償 | 開講人数 | 5名 ～ |
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お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、VHDL 入門 コース または Verilog HDL 入門 コース と明記してください。 「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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VHDL ベーシック コース
| コース概要 |
[VHDL 入門 コース] の内容に加え、ステートマシンや階層設計に必要な下位エンティティの呼び出し記述を学びます。 |
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| アジェンダ |
・ 言語設計の概要 ・ VHDL の基本構造 ・ 回路記述 - 簡単な組み合わせ回路 - 複雑な組み合わせ回路 - 順序回路 - 下位ブロックの呼び出し ★ 開発ボードを使用した演習 |
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| 講義時間 |
約6時間 (実施例: 10:00～17:00) |
演習 |
あり |
| 受講費 | 有償 | 開講人数 | 3名 ～ |
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お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、VHDL ベーシック コース と明記してください。 「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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Altera® FPGA 設計 基礎講座 コース
| コース概要 |
FPGA も Quartus® Prime も初心者だけど、一気に学びたい！そんな欲張りな2日間のコースです。
<第1回> [Part 2] Quartus® Prime の操作方法を学びます。演習で用いるデザインは、VHDL で自作します。FPGA の特性を活かしたオプションの設定方法や、I/O 配置の設定方法、FPGA のクロックネットワークや I/O 機能、タイミング制約および解析に必要な Timing Analyzer の操作方法を学習します。コンパイル後、レポートの見方タイミング、タイミング解析に必要な Timing Analyzer の操作方法を学びます。(第2回に続く)
<第2回> |
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| アジェンダ |
・ FPGA の基礎知識 (概要 / 同期設計の推奨) ・ Altera® FPGA 製品の紹介 ・ Quartus® Prime の機能概要 ・ 基本方法 - プロジェクト作成 / デザイン入力 / 論理シミュレーション※ / 設定制約 / コンパイル / タイミング検証 / プログラミング / Signal Tap (体験) ★ 開発ボードを使用した演習 <Notes> ✔ シミュレーター・ツールは、Questa-Intel® FPGA Edition を使用します。(受講者がパソコンを持参する場合は、Questa-Intel® FPGA Starter Edition でも結構です。) |
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| 講義時間 | 全2回 (1回の実施は 約6~7時間) 実施例①: 連続2日間 実施例②: 毎週月曜日 (全2週) |
演習 |
あり |
| 受講費 | 有償 | 開講人数 | 3名～ |
| お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、Altera FPGA 設計 基礎講座 コース と明記してください。 「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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Altera® FPGA 設計 基礎講座 コース with VHDL ベーシック
| コース概要 |
FPGA も VHDL も Quartus® Prime も初心者だけど、一気に学びたい！そんな欲張りな3日間のコースです。
<第1回> [Part 1] FPGA はどのようなデバイスなのか、特徴や開発フローの概要を学びます。 [Part 2] VHDL ベーシックコースの内容を実施します。(演習はシミュレーションのみ。実機演習は3日目で行います。)
<第2回> Quartus® Prime の操作方法を学びます。演習で用いるデザインは、1日目の学習を活かして VHDL で自作します。FPGA の特性を活かしたオプションの設定方法や、I/O 配置の設定方法、FPGA のクロックネットワークや I/O 機能についても学習します。タイミング制約および解析に必要な Timing Analyzer の操作方法を学びます。最後に、演習のデザインを実際の開発ボードにプログラムして動作を確認します。
<第3回> [Part 1] Quartus® Prime に搭載されたオンチップデバッグ機能 Signal Tap を体験します。 [Pert 2] <2日間の総合演習>リソースやパフォーマンスの最適化を意識した VHDL の書き方を学習します。また、第1回の演習で作成したデザインを開発ボード上で動かします。 その他 、FPGA の特徴を活かした演習も行います。 |
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| アジェンダ |
・ FPGA の基礎知識 (概要 / 同期設計の推奨) ・ Altera FPGA 製品紹介 ・ VHDL 基礎 - 概要 / 基本構造 / 回路記述 (簡単な組み合わせ回路/複雑な組み合わせ回路/順序回路/下位ブロックの呼び出し) - 演習 ・ Quartus Prime の概要 ・ Quartus Prime の基本操作 - プロジェクト作成 / デザイン作成 / 論理シミュレーション※ / 制約設定 / コンパイル / タイミング検証 / プログラミング / Signal Tap (体験) - 開発ボードを使用した演習 ・ 総合演習 (デザインを最適化する VHDL 記述 / FPGA の特徴を活かす) <Notes> ✔ シミュレーター・ツールは、Questa-Intel® FPGA Edition を使用します。(受講者持参のパソコンの場合は、Questa-Intel® FPGA Starter Edition でも結構です。) |
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講義時間 |
全3回 (1回の実施は 約6~7時間) 実施例①: 連続3日間 実施例②: 毎週月曜日 (全3週) |
演習 |
あり |
| 受講費 | 有償 | 開講人数 | 3名～ |
| お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、Altera FPGA 設計 基礎講座 コース with VHDL ベーシック と明記してください。 「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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Hyperflex® アーキテクチャー デザイン・テクニック コース
| コース概要 |
Hyperflex® アーキテクチャーで最大のパフォーマンスを達成するためには、アーキテクチャーの知識と RTL デザイン手法が必要となります。 このコースでは、そのテクニックやデザイン手法について説明します。 Agilex™ 7 / Agilex 5™ での新規設計を検討しているユーザーや、Cyclone® シリーズ・ Arria® シリーズから Agilex™ シリーズへ移行を検討しているユーザーに おすすめです。 |
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| アジェンダ | <準備中> | ||
| 講義時間 | <準備中> | 演習 |
なし |
| 受講費 | 有償 | 開講人数 | 5名～ |
| お問い合わせ |
「質問したいイベント・セミナーの名前をご記載ください」の欄に、Hyperflex アーキテクチャー デザイン・テクニック コース と明記してください。 「質問したいイベント・セミナーの開催日時をご記載ください」の欄に、トレーニング実施を希望する時期 (例: ◯月中旬) をご記入ください。 |
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お問い合わせ
回答は 1～3 営業日後 となりますので、余裕をもってお問い合わせください。