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説明
メモリー周りの接続は、デバイスやプロトコルごとに異なる箇所があり、紛らわしく間違いが多くなります。
本資料では適切なメモリー周りの接続を示し、回路図確認の際の不明点を明確にすることを目的とします。
対象デバイス：Intel Agilex® 7 FPGA & SoC
対象メモリー・トポロジー：DDR4
＜内容＞
1. Component
2. UDIMM / RDIMM
Appendix
User-Requested Reset
Calibration IP に関して
ピン配置に関して