1. PLL IP の生成

ここでは、Cyclone® V のプロジェクトを例に説明します。

ターゲットデバイスが Cyclone® V であるプロジェクトを開くか、新規にプロジェクトを作成します。

(Quartus® Prime のプロジェクト作成については、Quartus® はじめてガイド - プロジェクトの作成方法 を参照してください。)

Quartus® Prime 内の IP Catalog の検索バーに pll をタイプ入力してください。

すると、PLL  FPGA IP を容易に探し出すことができます。

PLL  FPGA IP をハイライトした状態で、Add をクリックします。

PLL  FPGA IP を生成するフォルダーパス、PLL  FPGA IP に付ける名前、生成する言語（VHDL or Verilog）を指定して、OK をクリックします。

生成先は、プロジェクトの作業フォルダーか、その下位フォルダーに生成することをお勧めします。

PLL  FPGA IP 設定ウィンドウが起動します。

ここで、詳細なドキュメントや各設定項目の説明を見たい場合は、Documentation をクリックしてください。

各タブ内の主な設定項目について簡単に説明します。

General タブ

リファレンスクロック（入力クロック）の周波数や locked ピンの有効/無効、出力クロックの数、出力クロックの設定などの一般的な設定を行います。
ここでは一例として、下表のとおり設定をすることにします。

項目	設定値
Reference Clock Frequency (入力クロックの周波数)	50 (MHz)
Operation Mode	direct
Enable locked output port	On
Number Of Clocks	２
outclk0 (出力 0)
Desired Frequency (出力クロックの周波数)	100 (MHz)
Phase Shift (位相シフト値)	0 (ps)
Duty Cycle	50 (%)
outclk1 (出力 1)
Desired Frequency (出力クロックの周波数)	100 (MHz)
Phase Shift (位相シフト値)	90 (degrees)
Duty Cycle	50 (%)

以下のタブについては、概要を説明します。各項目の詳細は、先ほど紹介した資料へのリンクからユーザーガイドをご覧ください。

Advanced Parameters タブ

PLL の M/N/C カウンタの値や VCO 周波数など、PLL のパラメーター名とパラメーター値を確認できます。

 

 

各種設定を終えたら Finish をクリックし、IP を生成します。

"Generation Successful" を確認後、Exit をクリックすると、下図のウィンドウが表示されます。

生成した IP デザインを、現在開いているプロジェクトへ追加登録する場合は、Yes をクリックしてください。(No をクリックした場合は、手動で追加設定してください。)

これで、PLL  FPGA IP の生成が完了しました。

みなさんが設計中のユーザー回路と接続して、論理設計を進めましょう。

もし、PLL FPGA IP の設定を変更する場合は、こちらの FAQ をご覧ください。

【FAQ】 IP 編集画面の起動方法

必要なパラメーターを編集したら、再度 PLL  FPGA IP を生成してください。

2. ユーザー回路との接続

PLL FPGA IP が生成されたら、ユーザーロジックと接続します。

Verilog-HDL や VHDL に慣れていない方は、こちらを参考にしてください。このページ内の下位モジュール（ブロック）の呼び出しをご覧ください。

はじめてみよう！Verilog-HDL <演習問題つき>
はじめてみよう！VHDL <演習問題つき>

スケマティック (回路図) で設計している方は、IP 生成時に回路図エディター用のシンボルも生成されているので、回路図エディター上でユーザーが作成した IP シンボルを呼び出して接続してください。

ただし、スケマティックは 3rd パーティーツールのシミュレーターで RTL シミュレーションができません。やはり、HDL で設計することをお勧めします。

＜裏ワザ＞
HDL 記述に慣れていない方は、Quartus® Prime の回路図エディターで回路図から HLD へ変換する機能を使ってみてください。

変換する方法は、下記ページにあるドキュメントを参考にしてください。

Quartus® はじめてガイド - 回路図エディタの使い方

上位階層のデザイン・ファイルの作成が終わったら、

Quartus® Prime のメニューから Processing ＞ Start ＞ Start Analysis & Synthesis を選択し論理合成してみましょう。

正常に完了しましたか？

回路図から変換した場合、プロジェクト内に回路図ファイル（BDF ファイル）と変換後の HDL ファイル（Verilog-HDL なら V ファイル、VHDL なら VHD ファイル）の両方が登録されていると正常に論理合成ができません。（Project メニュー ＞ Add/Remove Files in Project から、使用しないデザインファイルを削除してください。）

3. シミュレーションで確認

それでは、RTL シミュレーションで確認してみましょう。

今回は ModelSim® - Altera® FPGA Edition を使用します。

シミュレーションで確認するにはテストベンチが必要ですが、テストベンチはユーザーが作成します。

テストベンチの記述方法については、こちらをご覧ください。

はじめてみよう！テストベンチ

テストベンチができたら、シミュレーションする準備ができたということになります。

ModelSim® を手動で操作し シミュレーション実行することもできますが、ここでは便利な方法を紹介します。参考にしてください。