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デザインの論理検証の重要性とテストベンチ

FPGA内のデザイン(回路)はVerilog-HDLや VHDLといったハードウェア記述言語(HDL)で設計するのが主流になっていることは皆さんもご存じのことと思います。コンパイルや実機デバッグの前に、HDLで設計したデザインが正しく動作するかを確認するための検証作業が必要となります。デザインの論理的な検証はシミュレーションを実施することになりますが、シミュレーションをするにはデザインへの入力条件(テスト条件)を記述したテストベンチがデザインとは別に必要となります。そして、そのテストベンチも主に設計者がデザインと同様にHDLで記述することになります。テストベンチを作る前には、どのような検証を行うかを考える必要があります。また、検証対象のデザインがどのような動作をするべきかを知っていなければなりません。それらをきちんと把握した上で、テストベンチを作成してください。ここでは、はじめての方にもわかるようなテストベンチの作成に最低限必要となりそうな内容に絞って、記述例も交えて説明していきます。

また、以下のページから演習のデータを参考としてダウンロードできます。

テストベンチとデザイン(回路)の関係

FPGA内のデザイン(回路)を設計するには、階層設計手法が主に用いられます。テストベンチは階層的にいうと、デザインのトップ階層よりも上位の階層に位置します。テストベンチ内でデザインのトップ階層に対する入力条件(クロック入力やリセット入力、その他の入力など)をHDLで記述して、下位階層に位置するデザインのトップ階層に入力させます。入力させた信号が各回路を経由して結果が出力され、その結果をシミュレータで確認することで動作が正しいかどうかを判断します。

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ここからは、Verilog-HDL と VHDL のそれぞれにおける具体的なテストベンチの記述方法を解説します。なお、テストベンチのモジュール名(Verilog-HDL)やエンティティ名(VHDL)には _tb_sim と付けているケースを多く見かけますが、これは決してルールではありません。自由に名前を決めてもらって大丈夫です。

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コーヒー・ブレイク:シミュレータ

設計したデザインをシミュレーションするには、シミュレータが必要です。アルテラ・ユーザ向けにはModelSim-Alteraをオススメします。ModelSim-Alteraの使い方については、公開中の資料をご覧ください。

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コーヒー・ブレイク:NativeLink

アルテラのFPGA/CPLD開発ツールのQuartus Prime / QuartusII 開発ソフトウェアは、EDAシミュレータをQuartus Prime / QuartusII から実行させてシミュレーション結果を表示させるところまで自動実行させることができます。このNativeLink機能を使用することで、シミュレータの起動やコンパイル、デザインのロードなどの作業をわざわざ手動で実行する手間が省けます。但し、事前にテストベンチを作成しておく必要があるので、それをお忘れなく...


EDA:電子機器や半導体など電子系の設計作業を自動化し、支援するためのソフトウェア、ハードウェアおよび手法の総称。