Microchip FPGA: VHDL、Verilog混在のシミュレーションはできますか？

Intel：Quartus® Prime Pro Edition の File メニュー > Create / Update 内に Create HDL Design File from Current File がありません。

Intel：ALTPLL IP を Questa* - Intel® FPGA Edition で RTL シミュレーションすると、出力クロック (c0 など) の波形が不定になります。なぜですか？

Intel：T ガードキーで FIXED ライセンスを使用しています。Questa* - Intel® FPGA Edition または ModelSim* - Intel® FPGA Edition を起動するとエラーになります。

Intel：IP Catalog または Platform Designer でメモリー IP (ROM/RAM) を作成し初期値を登録しましたが、RTL シミュレーション結果に初期値が反映されません。

Intel：Quartus® Prime Pro Edition の File メニュー > Create / Update 内に Create Symbol Files for Current File がありません。

Intel：Platform Designer において Component Editor に変更したパラメーターの反映方法

Intel：ALTLVDS_RX IP を RTL レベル・シミュレーションすると、"lvds_rx_reg_setting" パラメーター部分でエラーが発生します。

Simulation Wizard によるシミュレーションに関して、"Process Stage"で選択する"RTL""Post-Map Gate-Level""Post-Route Gate-Level+Timing"それぞれの違いを教えてください。

Intel：20nm プロセス以下の FPGA において、ALTERA_FP_FUNCTIONS のシミュレーション・モデルを Verilog 指定で Generate しても末端の下位モジュールが VHDL ファイルで生成されてしまいます。VCS ではシミュレーションできないでしょうか？

Intel：Quartus® Prime Standard Edition 20.1 で FP_FUNCTIONS Intel FPGA IP を Generate するとエラーが発生します。

Intel：インテル® HLS コンパイラーで生成した IP を Platform Designer システムに追加し、シミュレーションモデル（VHDL）を生成しました。 ModelSim でシミュレーションすると、IP から不定値が出力されてしまいます。

Intel：ALTCLKCTRL IP のシミュレーション・モデルを VHDL で生成して ModelSim でコンパイルすると、エラーになります。

Intel：ModelSim® - Intel® FPGA Edition を使った Nativelink シミュレーション環境での検証時に DCFIFO のローディングでエラーが発生します。

Intel：High Level Synthesis (HLS) コンパイラが出力するハードウェア言語は選択できますか？

Intel：データ幅 1bit で IP Catalog から FIFO（VHDL）を生成しシミュレーションするとエラーになります。

Intel：デザイン内の一部のモジュールを暗号化させてシミュレーションする方法を教えてください。

Intel：Linux マシンの Quartus® Prime で作成したプロジェクトを、Windows® PC にコピーしてコンパイルするとエラーになります。

Intel：Cyclone® 10 GX で Altera GPIO IP（Verilog で生成）を ModelSim® でシミュレーションすると、vsim-3033 のエラーが発生します。

Intel：Verilog-HDL や VHDL で自作したロジック（コンポーネント）を、Platform Designer（旧 Qsys）のシステムに追加することは可能ですか？

Intel：Cyclone® 10 LP において、Verilog HDL を使用した PLL IP のシミュレーションに関する既知の問題はありますか？

Intel：FPGA 内蔵メモリの Initialize File ファイルとして、MIF ファイルを使用することは可能ですか？

Intel：Hard Processor System (HPS) ペリフェラルの GPIO 信号は、プロジェクトの TOP ファイル（Verilog HDL/VHDL）にて接続しますが、入力専用の GPI ピンについては TOP ファイルに出てきません。GPI ピンを FPGA に接続する方法を教えてください。

VHDL で乗算器を記述した場合に、明示的に DSP ブロックを指定することはできますか？

Quartus Prime v15.1 対応の ModelSim-Altera Edition (ModelSim-AE) 10.4b にて PLL を含む VHDL シミュレーションを実行すると、デザインのロード時にエラーとなります。

Quartus II v15.0.0 で Altera PLL を使用しています。下記のエラーが出てコンパイルができません。対処法を教えてください。

Intel：回路図を含んだデザインを ModelSim でシミュレーションしたいのですが、うまくいきません。

VHDL で記述した address=3bits、data=32bits の Simple Dual-Port RAM が Cyclone IV デバイスの Memory block にインプリメントされません。

MAX 10 デバイスでは、タイミング・シミュレーションをサポートしますか？

Intel：ModelSim-Altera は VHDL と VerilogHDL の混在シミュレーションをサポートしていますか？