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Intel：Cyclone® 10 LP において、Verilog HDL を使用した PLL IP のシミュレーションに関する既知の問題はありますか？
IP
クロック/PLL
カテゴリ：シミュレーション
ツール：Quartus® Prime、ModelSim
デバイス：Cyclone® 10
Quartus® Prime Standard Edition または Lite Edition の v17.0 および v17.1 において Verilog HDL を使用した RTL レベル・シミュレーションを実行する際、Cyclone® 10 LP の ALTPLL シミュレーション・モデルがインスタンス化されません。
そのため、PLL の出力クロックが正常にシミュレーションできません。
この問題は、VHDL を使用したシミュレーション実行の場合には適用されません。
Quartus® Prime の将来リリースされるバージョンで修正される予定です。
修正されるまでは、Cyclone® 10 LP をターゲット・デバイスにした ALTPLL IP のシミュレーションは VHDL で行ってください。
参考情報
Is there a known issue with simulating the Cyclone 10 LP PLL IP using Verilog?
https://www.altera.com/support/support-resources/knowledge-base/component/2017/why-are-there-no-outputs-when-simulating-the-cyclone-10-lp-pll-i.html
経験豊富なFAEが