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Intel：データ幅 1bit で IP Catalog から FIFO（VHDL）を生成しシミュレーションするとエラーになります。
IP
シミュレーション
＜エラー・メッセージ＞
Fatal: (vsim-3807) Types do not match between component and entity for port "sample_data".
カテゴリ：シミュレーション
ツール：ModelSim®
デバイス：－
生成された FIFO の記述の中で sample_data が sample_data: IN STD_LOGIC_VECTOR (0 DOWNTO 0); と STD_LOGIC_VECTOR で生成されるため、上位階層で STD_LOGIC で接続しようとすると、ポートのミスマッチによりこのエラーが発生します。
VHDL で下位階層の信号 std_logic_vector(0 downto 0) を上位で std_logic と接続するときは、
a(0) => b
というように、(0) を追加して接続してください。
経験豊富なFAEが