Intel:MTBF を計算する際に必要になる tMET の値を教えてください

Quartus Primeタイミング制約/解析

Intel:ModelSim* - Intel® FPGA Edition で使用するエディタ―を外部エディタ―に変更する方法を教えてください。

シミュレーション

Intel:Terasic 社の DE0-Nano ボードで CRC_ERROR 信号をユーザーロジックで取り込む方法を教えてください。

CycloneQuartus Prime

Intel:Triple Speed Ethernet IP で FIFO を実装しない構成 (Use internal FIFO を非設定) でも、 受信データのフロー制御は可能でしょうか?

Quartus Primeトランシーバー

Intel:ModelSim® などのシミュレーターでシミュレーションをおこなうとき、FPGA 内蔵の Pull-Up を使用している信号をどのように記述すれば良いですか?

シミュレーション

Intel:PHY Lite for Parallel Interfaces Intel FPGA IP を使用しています。Avalon Memory-Mapped Interface から Control Register の Pin Output Delay を設定した場合、PHY Lite IP の外部端子に状態が 反映されるまでの時間はどのくらいでしょうか?

外部メモリー

Intel:Stratix® 10 GX PHYLite IP のリファレンスクロック入力は、FPGA の configuration 完了後に変更しても、PHYLite IP をリセットすれば問題ないでしょうか?

Stratix外部メモリー

Intel:Cyclone® V SoC FPGA 開発キットにおいて、U-Boot v2013.01.01 起動時に、キット付属の USB ホストケーブル (OTG ケーブル) に接続された USB メモリーが認識されません。キット付属のケーブルに USB Hub を接続して、その先に同一の USB メモリーを接続した場合は認識されます。

CycloneSoC FPGA

Intel:Timing Analyzer Cookbook の JTAG Constraint を JTAG の 10pin Header から FPGA の構成の設定で使用するとき、インテル® FPGA ダウンロード・ケーブル II の TCK が Default の 24MHz では TDO が Timing Error になります

Quartus Primeタイミング制約/解析

Intel:EPCQ のコンフィグレーション・データを Nios® II と Remote Update IP 経由でアップデートしたいのですが、バイナリ・データの作成方法を教えてください。

Nios IIIP

Intel:ModelSim* - Intel® FPGA Edition の内蔵エディターで日本語を表示させる方法を教えてください。

シミュレーション

Intel:Internal Error: Sub-system: DEV, File: /quartus/ddb/dev/dev_family_info_mgr_body.cpp

Quartus Prime

Intel:Can't generate netlist output files because the license for encrypted file <filename> is not available.

Quartus Prime

Intel:Windows® 10 で USB-Blaster II (または USB-Blaster) ドライバーをインストールする際、「デバイスのドライバーをインストール中に問題が発生しました」とエラーログが発生しました。

Quartus Prime

Intel:Intel Community Forum に日本語で投稿しましたが正しく認識してもらえません。何に気をつけたら良いでしょうか?

Intel:ALTPLL IP の Zero Delay Buffer モードで生成したシングルエンドの出力クロック信号を、デバイスの PLL 出力専用ピン PLL_L_CLKOUTn (末尾 n )にアサインするとコンパイル・エラーとなり、PLL_L_CLKOUTp (末尾 p )にアサインするとエラーは解消されました。なぜですか?

IPQuartus Prime

Intel:「Nios II SBT によるソフトウェア開発 セクション2」の資料を参考にスタック・オーバーライド・コマンドを設定してビルドすると、nios2-elf-g++: error: =: No such file or directory というエラーになります。

Nios II

Intel:Intel® FPGA 16550 Compatible UART Core の自動フロー制御を行うためのレジスタ設定を教えてください。

IPNios II

Intel:Quartus® Prime Pro Edition ver.21.1 で IP を IP Catalog で Generate するとエラーになります。

AgilexIPQuartus PrimeStratix

Intel:MAX® 10 FPGA の ADC 向けのアナログ専用入力ピン( ANAIN1/ ANAIN2 ) は、Hot-Socket に対応していますか?

MAX

Intel:Modular ADC core Intel FPGA IP を Platform Designer 内では無く単独で使用する場合、リセット入力信号は非同期リセットですか?リセット期間はどのくらい必要ですか?

IPMAX

Intel:PLL をシミュレーションしようとしたところ、RTL シミュレーション用ファイル *.v と ゲートレベル用シミュレーションファイル *.vo で出力クロックの周波数に僅かな違いがありました。これは何故ですか?

シミュレーション

Intel:Hard Memory Controller がどの BANK に配置できるのか分かる資料はありますか?

IP外部メモリー

Intel:Cyclone® 10 LP 用の PDN Tool が見当たりません。どのようにデカップリング・キャパシター見積もりを行うのでしょうか?

Cyclone消費電力・熱

Intel:Quartus® Prime でのコンパイル(Fitter)にて "termination_blk0~_rzq_pad" という端子が生成されピンアサインができず Errorとなります。対処方法を教えてください。

Quartus Prime

Intel:Quartus® Prime Pro Edition で DSE II (Design Space Exproler II) を実行しましたが Progress が 0% のまま進みません。エラーは発生していません。

Quartus Primeコンフィグレーション/プログラミング

Intel:インテル® HLS (High Level Synthesis) コンパイラーで Cyclone® V を使用できますか?

CycloneHLS

Intel:Nios® II SBT (Software Build Tools) for Eclipse で enale_small_driver の設定が反映されず、ソースコードのグレーアウト条件分岐が切り替わりません。

Nios II

Intel:Nios® II SBT (Software Build Tools) for Eclipse の Build が実行できません。

Nios II

Intel:Transceiver Duplex の構成で TTK (Transceiver Toolkit) を使用した時に、チャネルが重複して表示されるのはなぜですか?

ArriaQuartus Primeトランシーバー