条件を指定して絞り込む

現在1149件がヒットしています。check

記事カテゴリ
製品カテゴリ
メーカー

A

B

C

D

E

F

G

H

I

J

K

L

M

N

O

P

Q

R

S

T

U

V

W

X

Y

Z

インテル® FPGA を実装する基板を作成する際、設計者はメーカーが公開しているドキュメントを参考に回路図を作成します。

ここでは、特に気をつけるポイントにしぼってご案内します。

なお Quartus® Prime では、デバイスのさまざまな制約をもとにした配置確認も行えます。資料による回路図チェックと併せて、Quartus Prime における確認もお願いします。

対象の FPGA

 ・ Arria® 10

事前準備

回路図作成時に参考になるドキュメントをご紹介します。

ピン・コネクション・ガイドライン

回路図レビュー・ワークシート
ピン・コネクション・ガイドライン トップページ

回路図レビュー・ワークシート トップページ (英語 / 日本語)

※ ドキュメントは最新の英語版を推奨

Arria 10 デバイス・ファミリ ピン・コネクション・ガイドライン Arria 10 デバイス 回路図レビュー・ワークシート

Arria 10 Overview (FPGA TOP)

下図は、Arria 10 の基板設計において、特に気をつけるピンを表しています。

※ 図の配置は実際のデバイスとは関係ありません。

① VCC、HPS 用 VCC、トランシーバー用 VCC

● FPGA の近傍に測定ポイントを設ける

 ・不具合発生時に備えて、電源を計測できるようにしておく

 ・Power & Thermal デザイン & デバッグ・ガイドライン を参考

● 同一サイドのトランシーバー、fPLL、IOPLL すべてを未使用の場合は、

 ・VCCR_GXB、VCCT_GXB は GND 接続可

 ・VCCH_GXBR は GND へ接続可 (詳細は ピン・コネクション・ガイドライン を要確認)

● デカップリング・コンデンサ

 ・PDN ツール を参考にして見積もる

 ・より詳細に見積もるには、専用ツールを使用する

 <参考>

  電源供給ネットワーク(PDN)解析ツール

  第9回 FPGA の電源設計における容量の確認と見直しについて

 

▲ Arria 10 Overview へ戻る

② MSEL ピン

Arria 10 の MSEL ピン情報は、以下をご確認ください。

MSEL Pin Settings

プルアップ/プルダウン抵抗の挿入 (1)(2)

Arria 10

※ リンク先の "MSEL Pin Settings" 参照

×

(1) 内部に Weak Pull-Down Resistor (25kΩ) が挿入されています。

(2) コンフィギュレーション・モードを切り替えるようにしたい場合は、0Ω 抵抗挿入で VCCPGM/GND に切り替えるようにしてください。

(3) マイクロプロセッサまたは他のデバイスで MSEL ピンを駆動しないでください。

(4) HPS を介した構成には、PS または FPP MSEL ピン設定を使用します。

MSEL ピンの一覧表は、こちらをご覧ください。

 

▲ Arria 10 Overview へ戻る

③ コンフィグレーション・ピン

● DCLK

 ・ダンピング抵抗挿入を推奨 (最低限 0Ω) 10-50Ω

 ・AS モードの場合は、トレース長をケアする (下記ドキュメントを参照)

  Trace Length Guideline (「Configuration, Design Security, and Remote SystemUpgrades in Intel Arria 10 Devices」より)

● nCONFIG、nSTATUS

 ・10kΩ 抵抗を介して VCCPGM へプルアップ

● CONF_DONE

 ・10kΩ 抵抗を介して VCCPGM へプルアップ

 ・そのまま LED に接続しない

  - ドライブ電流不足により、FET を適用しないと点灯しない可能性がある

● CLKUSR

 ・トランシーバー、HMC (Hybrid Memory Cube) を使用する場合

   - これらのキャリブレーション・クロックとして CLKUSR を使用する(必須)

   - コンフィグレーション前から入力する必要がある

   - AS モードの場合は、100MHz のクロックを入力

   - PS、FPP モードの場合は、100 ~ 125MHz のクロックを入力

● EPCS/EPCQ から EPCQ-A への置き換えは、AN822: Intel FPGA ConfigurationDevice Migration Guideline を参照

● FPGA をカスケード接続している場合は、nSTATUS や CONF_DONE は共通でプルアップする

● nCE

 ・シングル デバイス・コンフィグレーションの場合は、GND 接続

 ・FPGA がカスケード接続になっているかは、この信号で判断する

● nCEO を使用時は、10kΩ 抵抗を介して VCCPGM へプルアップ

 

▲ Arria 10 Overview へ戻る

④ JTAG ピン

● チェック・ポイント

 ・TCK は 0Ω のダンピング抵抗挿入を推奨

  ‐ クロック系のトラブルで書き込みができないケースに対応可能にするため

● ピン処理

 ・TCK : 1kΩ 抵抗を介してプルダウン

 ・TDI : 1kΩ ~ 10kΩ 抵抗を介して VCCPGM へプルアップ

 ・TMS : 1kΩ ~ 10kΩ 抵抗を介して VCCPGM へプルアップ

 ・TDO : プルアップ/プルダウンなし

 ・TRST : オプション使用。未使用の場合は、1kΩ 抵抗を介して VCCPGM へプルアップ

● FPGA を3つ以上カスケード接続する場合は、TCK、TMS ラインにバッファを挿入する

 

▲ Arria 10 Overview へ戻る

⑤ クロック入力ピン

● シングルエンド・クロックを使用する場合は、p チャンネルにアサインする

(n チャンネルではグローバル・クロックにダイレクトに乗らない。ALTCLKCTRL バッファを使用する場合の制限になる)

● I/O ピンと兼用でないクロック入力ピンを未使用の場合は、GND に接続

● 差動で入力する場合は、AC/DC カップリングに注意

● PLL を使用している場合は、RREF ピンを 2kΩ 抵抗を介してプルダウン (抵抗の精度は ±1%)

● CLK および PLL ピンは、未使用時に未接続可

 ※ クロック入力ピン名は Arria 10 Device Family Pin Connection Guidelines の "Clock and PLL Pins" を参照

▲ Arria 10 Overview へ戻る

⑥ その他 専用ピン

ピン名

コメント

RREF_[T,B][L,R]

2kΩ±1% 抵抗を介してプルダウン

VREFB* 専用ピンとして未使用の場合は、同バンクの VCCIO または GND へ接続
VREFP_ADC / VREFN_ADC 専用ピンとして未使用の場合は、GND 接続

TEMPDIODEp/n

専用ピンとして未使用の場合は、GND 接続

 

▲ Arria 10 Overview へ戻る

⑦ トランシーバー・ピン

● トランシーバー未使用の場合は

 ・クロック (REFCLK_GXB*_CHp/n) は個別に GND 接続、またはまとめて 10kΩ 抵抗を介してプルダウン

 ・RX (GXB*_RX_*p/n) は GND 接続

 ・TX (GXB*_TX_CHp/n) はフローティング

● AC/DC カップリング

 ・I/O Standard に合わせる

 

▲ Arria 10 Overview へ戻る

⑧ DDR3/DDR4 ピン

下記 Web コンテンツを参考にガイドラインに沿って確認。

 

DDR の回路図確認項目 (アルティマカンパニー 技術 コンテンツより)

 

▲ Arria 10 Overview へ戻る

⑨ HPS ピン

Cyclone V SoC ピン名

コメント

BOOTSEL[2:0]

VCCIO 電圧に 4.7kΩ 抵抗を介してプルアップ またはプルダウン

HPS_nRST (双方向ピン)

VCCIO_HPS 電圧に 1kΩ 抵抗を介してプルアップ

SDMMC

10kΩ 抵抗を介してプルアップ

その他

128Mbit 以上の QSPI を使用する場合は、リセット付きの IC を使用する必要がある。(Boot ROM のソフトウエアが 3バイトモードで動作するためブートできなくなる)

 

[参考] CV SoC and AV Soc QSPI Boot (RocketBoards.org より)

 

▲ Arria 10 Overview へ戻る

⑩ 兼用ピン

● 各機能ピンとして使用せずユーザー I/O ピンとしても使用しない場合は、GND へ接続。

 ・ CLKUSR

 ・ DEV_OE

 ・ DEV_CLRn

 ・ PR_REQUEST

● nPERST を PCIe ハード IP のリセット・ピンとして使用する場合は、レベル変換器を介して、3.3V LVTTLから1.8Vに電圧をシフトダウンし接続


▲ Arria 10 Overview へ戻る

⑪ I/O ピン

内部キャリブレーションを行う場合は、RREF ピンの処理が必要。

2.5/3.0-V を使用する場合は対応しているデバイスか確認。

▲ Arria 10 Overview へ戻る

Appendix : Arria 10 MSEL ピン 一覧表

MSEL Pin Settings (FPGA Configuration)

 

Device Family

Configuration Mode

VCCPGM(V)

POR Delay

MSEL[2:0]

Arria 10

AS

(x1, x4)

1.8

Fast

010

Standard

011

PS, FPP

(x8、x16, x32)

1.2/1.5/1.8

Fast

000

Standard

001

MSEL Pin Settings (HPS Configuration)

 

Device Family

Configuration Mode

VCCPGM(V)

POR Delay

MSEL[2:0]

Arria 10 SoC

FPP

(x16, x32)

1.8

Fast

000

Standard

001

▲ Arria 10 Overview へ戻る

おすすめ記事/資料はこちら

FPGA の Power & Thermal デザイン&デバッグ・ガイドライン

アクティブ・シリアル・コンフィグレーション デザイン & デバッグ・ガイドライン

FPGA の PCI Express デザイン & デバッグ・ガイドライン

FPGA の EMIF デザイン & デバッグ・ガイドライン