TTL の規定

最初の実用的なロジック IC は、1960年代初頭に開発された 74 シリーズという TTL でした。当初はゲートが中心で、その後、小規模な組み合わせ回路、例えば、デコーダやマルチプレクサなどやカウンタやシフトレジスタのような順序回路も発表されました。小さな規模のゲートは、SSI (Small Scale Integration) と呼び、集積度が大きくなるに従い、MSI (Medium Scale Integration)、LSI (Large Scale Integraion) と呼んでいました。それ以上は、VLSI (Very Large Scale Integration)、ULSI (Ultra-Large Scale Integration) と続きましたが、ある時期からこのような区別はなくなったようです。

当時は SSI で論理を組むので、1つの出力にいくつの負荷を接続できるか、という規定がありました。図1 は、TTL の回路図です。CMOS と違って、入力電流を考慮する必要があります。1端子当たり最大 1.6 mA なので、ドライバの駆動能力が 16 mA なら、1つの出力に 10個の負荷しか接続できませんでした。この 1.6 mA の負荷のことをファンイン（Fan-In）が 1といいました。出力は、16 mA 流せるので、ファンアウト（Fan-Out）が 10といいます。TTL の入力容量は 1.5 pF 程度だったので、10個接続すると 15 pF となります。

74 シリーズの遅延時間の測定条件は、負荷容量 CL = 15 pF でしたが、次のシリーズの高速の 74S シリーズでは、この規定が 50 pF になりました。なぜ 50 pF になったかは推測の域を出ませんが、74S の低電力版の 74LS シリーズはファンインが 0.25 で、74S のファンアウトが 12.5 だったので、規格上は 74S には、50個の 74LS を接続することができるために、大きな容量の規定が必要だったのだと思います。

集中定数的考え方

『分布定数回路と集中定数回路の境界線』で述べたように、信号の立ち上がり時間と線路の往復時間を超えた辺りが、集中定数と分布定数との境界です。TTL のドライバは立ち上がりが遅く、例えば 10 ns のものもありました。配線長は長くても 20 cm 程度なので、線路の往復時間は 3 ns 程度、すなわち、集中定数と考えられます。したがって、負荷容量を規定することは理にかなっていました。

新しいロジックシリーズ

ロジックの主体は、バイポーラから CMOS に移り変わってきました。CMOS の入力電流は出力の駆動能力に比べてほぼ無視できるので、規定自体もなくなりました。したがって、ファンイン、ファンアウトの考え方もなくなりました。

出力の立ち上がり時間も、プロセスのファイン化に伴い、0.2 ～ 0.3 ns になり、ほとんどの配線は分布定数と考えなければならなくなりました（『分布定数回路と集中定数回路の境界線』を参照）。また、数多くのゲートを組み合わせて論理を組むこともほぼなくなりました。それでも遅延時間の規定は、負荷容量が 50 pF と規定されています。標準ロジックは一種のインフラなので、過去との連続性を持続しなければならない役割がありますが、是非、負荷容量がゼロのときの遅延時間の規定も設けていただきたいと思います。過去にそのようなお願いをして、規定されていたような記憶がありますが、現在では見つけることができません。

大きな負荷容量の規定による誤解

図2 に示すように、大きな負荷容量と出力抵抗による時定数により波形が鈍り、遅延が生じます。その遅延時間は、0.69 × CR です。

ドライバの出力抵抗については、『特性インピーダンスとドライバの駆動能力』で述べたように、例えば、4 mA ドライバの出力抵抗は 67 Ω、24 mA ドライバは 11 Ω 程度です。C = 50 pF のときの遅延時間は、4 mA は 0.7 × 50 pF × 67 Ω = 2.3 ns、24 mA は 0.7 × 50 pF × 11 Ω = 0.38 ns となって、「高速動作には駆動能力の大きなドライバが必要」という結論に達するわけです。実際には、50 pF の負荷容量は存在しません。