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Intel:Hard Memory Controller (HMC) で提供されている Pin-Outs ファイルの 「HMC Pin Assignment for DDR3/DDR2」項目に GND と記載されているピンは GND に接続すべきでしょうか?

IPQuartus Prime外部メモリーボード

Intel:Quartus® Prime Pro Edition v19.1 のリリース・ノートはどこで確認できますか?

Quartus Prime

Intel:Stratix® V はパーシャル・リコンフィグレーションをサポートしていますか?

Intel:Platform Desinger の Component Editor で生成した自作コンポーネントの _hw.tcl は Quartus® Prime のプロジェクトフォルダに生成されてしまいます。RTL ファイルを管理している別フォルダに _hw.tcl を移動する方法を教えてください。

プラットフォーム・デザイナー

Intel:SDRAM Controller Intel FPGA IP のDQ信号に対して、以下のような Warning が出ます。どのように対処すれば良いですか?

Intel:MAX® 10 のコンフィグレーション中の I/O ピンは Weak-PullUp ON 状態ですか?それとも Quartus Prime 設定等でユーザーが任意設定(Hi-Z や Weak Pull-Up)が可能ですか?

MAX

Intel:Arria® 10 に対して、JAM STAPL Player でプログラミングする際の注意点を教えてください。

Arria

Intel:Platform Designer の Address Span Extender の使い方についての資料はありますか?

プラットフォーム・デザイナー

Intel:Platform Designer に APB Translator Intel FPGA IP という IP がありますが、これは Avalon と AXI や APB を Platform Designer 上で接続する際に使用できますか?

プラットフォーム・デザイナー

Intel:Quartus® Prime Standard Edition v18.1 のリリース・ノートはどこで確認できますか?

Intel:Quartus® Prime Pro Edition v18.1 のリリース・ノートはどこで確認できますか?

Quartus Prime

Intel:Quartus® Prime Standard Edition v18.0 のリリース・ノートはどこで確認できますか?

Intel:Quartus® Prime Pro Edition v18.0 のリリース・ノートはどこで確認できますか?

Quartus Prime

Intel:インテル® FPGA ダウンロード・ケーブル II(USB-Blaster II)の TCK 周波数はユーザー側で速度の変更が可能ですが、一度変更した周波数設定はダウンロード・ケーブル OFF(抜く)や、Quartus® Prime 終了後も残りますか?

Quartus Prime

Intel:Arria® 10 で Configuration via Protocol (CvP) を実行していますが、Fail してしまいます。Quartus® Prime Standard Edition v17.1 Update1 を使用しています。

Arria

Intel:IP Catalog の IP の再編集したいのですが、ウィザードが開きません。

IPQuartus Prime

Intel:DSP Builder スタンダード・ブロックセットを使用したデザインで、Simulink で正常にシミュレーションを実施した後、Signal Compiler を使用して、デザインを HDL に変換しようとした際に、Analyze DSP Builder System の段階で次のようなエラーが出力されました。

DSP/Filter

Intel:DSP Builder スタンダード・ブロックセットを使用したデザインで、Simulink で正常にシミュレーションを実施した後、Signal Compiler を使用して、デザインを HDL に変換しようとした際に、Analyze DSP Builder System の段階で次のようなエラーが出力されました。

DSP/Filter

Intel:FPGA ファブリック内の DSP Block の使用を制御する設定は Assignment Editor の Auto DSP Block Replacement 設定の ON/OFF により設定可能ですが、その他の方法はありますか?

Quartus PrimeDSP/Filter

Intel:Arria® 10 用の Transceiver Toolkit (TTK) デザインのサンプルなどはありますか?

ArriaQuartus Prime

Intel:Quartus® Prime v16.0 において Arria® 10(10AX066)でメモリ・コントローラ IP を使用すると、Fitter Summary では Final と表記されますが、メッセージ・ウインドウでは Non-Final と表記され、矛盾があります。

ArriaIP

Intel:Quartus® Prime を起動すると、Can't connect to the Intel FPGA website to check for updates. のエラー・メッセージが表示されることがありますが、なぜですか?

Quartus Prime

Intel:FPGA に実装可能な外部メモリは、どのように見積もれば良いですか?

Intel:DSP Builder スタンダード・ブロックセットを使用したデザインで Simulink で正常にシミュレーションを実施した後、Signal Compiler を使用してデザインを HDL に変換しようとした際に、Analyze DSP Builder System の段階で次のようなエラーが報告されました。対応策を教えてください。

DSP/Filter

Intel:DSP Builder スタンダード・ブロックセットを使用したデザインで Simulink で正常にシミュレーションを実施した後、Signal Compiler を使用してデザインを HDL に変換しようとした際に、Analyze DSP Builder System の段階で次のようなエラーが報告されました。対応策を教えてください。

DSP/Filter

Intel:Arria® 10 SoC で、Hard Processor System (HPS) の未使用ピンはどのように設定されますか?

ArriaSoC FPGA

Intel:Cyclone® V のスピード・グレード C8 のデバイスは、DDR3 のソフト・メモリ・コントローラ(SMC)に対応していますか?

IP

Intel:32-bit OS の PC で、Quartus® Prime Programmer を使用してデバイスへ書き込みできますか?

Quartus Prime

Intel:Quartus® Prime Pro Edition v17.1 のリリース・ノートはどこで確認できますか?

Quartus Prime

Intel:Quartus® Prime Standard Edition v17.1 のリリース・ノートはどこで確認できますか?