HDL 開発支援ツール/HDL Designer

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RTL 設計者にとって便利な機能を豊富に搭載した開発支援ツールで、RTL や仕様書の作成期間が短くなるだけでなく、デザインの視認性が高まるので、ブロックの再利用やチーム設計に最適です。

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▶ 機能の紹介 ( HDL 生成 / HDL の可視化 / HDL コードの品質検証 / バージョン管理 )
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紹介動画

グラフィカルビュー変換 チュートリアル

HDL Designer は、HDL 言語設計に関する様々な便利機能が備わっています。その中でも、再利用時などに効率よくコードを理解するためのドキュメントの文書化に役立つグラフィカルビュー変換を紹介します。

DesignChecker 機能の実施

HDL Designer は HDL 言語設計に関する色々な便利な機能が備わっており、その中でも RTL 設計の均一化や設計品質向上に使えるリント・チェック・ツール DesignChecker を紹介します。

HDL Designer ~RTL Simulator 連携~

HDL Designer 上で RTL シミュレーターと連携させるフローを紹介します。

機能の紹介

HDL Designer シリーズには、2種類のツールがあります。機能比較は、以下をご覧ください。

・ HDL Designer
・ HDL Author

HDL Designer シリーズの比較(バージョン:2021.4)

HDL 生成

ブロック図やステートマシン、真理値表、フローチャートから、HDL を素早く生成できます。

HDL の可視化

コードの可視化は、デザインの理解を深めるための近道です。ソース・ファイルから、ブロック図やフローチャート、ステートマシンなどのグラフィック表示への変換が可能です。

HDL コードの品質検証

リント・チェック機能(DesigneChecker)はスタティックの検証なので、シミュレーションのように時間がかかりません。標準ルールを適用するだけなので、テストベンチを用意する必要もありません。

バージョン管理

チーム設計環境で必要不可欠なのが、マルチ・アクセスの制御です。複数の設計者がデザイン・データベースを共有する環境では、データのアクセス状況を常に監視し、同時修正や不用意なデザインの書き換えを防ぐ必要があります。

関連情報

▶ Siemens EDA ツールのダウンロード方法
▶ HDL Designer のインストール方法
▶ Siemens EDA ツールのライセンス設定方法

セミナー/ワークショップ

▶ [オンラインセミナー] HDL Designer で効率化! FPGA 設計の品質向上と設計資産活用 <無料>

ツールを用いて HDL の設計品質を底上げし、 設計全体の品質を上げる方法と設計資産(既存のデザイン)を効率良く再利用することで、開発工数を削減する方法についてご紹介いたします。

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