[オンラインセミナー] HDL Designer で効率化! FPGA 設計の品質向上と設計資産活用 <無料>

本イベントの開催は終了いたしました。

イベントの特徴

セミナー概要

最近は、C++ などの高位言語で設計したデザインから HDL を生成できるようになりましたが、FPGA の性能を十分に引き出すには C++ のデザインを FPGA 用に記述する必要があり、まだ HDL で FPGA を設計されている方が大半です。また、新規デザイン の約80% は旧デザインの再利用と言われており、旧デザインをうまく使い回すことがスムーズな設計に必要です。

本セミナーでは、ツールを用いて HDL の設計品質を底上げし、 設計全体の品質を上げる方法と設計資産(既存のデザイン)を効率良く再利用することで、開発工数を削減する方法についてご紹介いたします。

▶ HDL 開発支援ツール/HDL Designer

こちらは、オンラインセミナーですので、ご自宅やお客様のオフィスから受講することが可能です。

こんな人にオススメです!

■ HDL の設計効率を上げたい方
■ 設計品質のばらつきを改善したい方
■ 設計資産の有効活用をしたい方
■ 他人の作った HDL を迅速に理解したい方
■ 外部委託で設計したデザインの品質をチェックしたい方

※ 競合メーカー(ベンダー)やその販社の方、競合商社の方の受講は、お断り申し上げます。
※ 個人およびフリー・メールアドレスによる参加申込み、また過去に受講されたことのある方のご参加は、お断りしています。

日程・お申し込み

日程 時間 会場 定員 お申し込み
2024/01/11
(木)
  • 13:30-14:30
    (受付 13:20 -)

ご自分のデスク

  • -
受付終了

アジェンダ

時間 内容
13:30-14:30

・ FPGA 設計のトレンドと課題
・ HDL Designer を使って効率化!
 - ブロック図/ステートマシン/フローチャート/表から HDL を自動生成
 - 設計デザインの管理方法
 - 仕様書を簡単、早く作成する方法
 - 設計者によってバラつく HDL の品質を向上させる方法

※ 当日のアジェンダは変更される可能性がありますので、予めご了承ください。

※ 時間は目安ですので、前後する可能性があります。

注意事項

以下、必ず確認してください。

・ 本セミナーはオンラインセミナーとなります。視聴方法はお申込み後にご連絡いたします。
・ 開催当日は弊社オフィスにご入場いただけません。ご自身の PC からご受講ください。
・ 申し込み多数の場合には抽選となることがございます。ご了承ください。

お問い合わせ

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