最近は、C++ などの高位言語で設計したデザインから HDL を生成できるようになりましたが、FPGA の性能を十分に引き出すには C++ のデザインを FPGA 用に記述する必要があり、まだ HDL で FPGA を設計されている方が大半です。また、新規デザイン の約80% は旧デザインの再利用と言われており、旧デザインをうまく使い回すことがスムーズな設計に必要です。

本セミナーでは、ツールを用いて HDL の設計品質を底上げし、 設計全体の品質を上げる方法と設計資産（既存のデザイン）を効率良く再利用することで、開発工数を削減する方法についてご紹介いたします。

▶　HDL 開発支援ツール／HDL Designer

こちらは、オンラインセミナーですので、ご自宅やお客様のオフィスから受講することが可能です。