HDL Designer は、作成した HDL が各種設計ガイドラインを満たしているかどうかを検証できます。

HDL Designer は、作成した HDL が各種設計ガイドラインを満たしているかどうかを検証できます。

 

紹介動画

DesignChecer 機能の実施

HDL Designer は HDL 言語設計に関する色々な便利な機能が備わっており、その中でも RTL 設計の均一化や設計品質向上に使えるリント・チェック・ツール DesignChecker についてご紹介します。

HDL Designer ~RTL Simulator 連携~

HDL Designer 上で RTL シミュレーターと連携させるフローを紹介します。

<環境構築>

HDL Designer のダウンロードやインストールは、こちらを参考にしてください。

▶ Siemens EDA ツールのダウンロード方法
▶ HDL Designer のインストール方法

<評価ライセンスの申請>

ライセンスをお持ちでない方で、実際に HDL Designer を使ってみたい方は、弊社まで評価ライセンスの発行をリクエストしてください。

▶ お問い合わせ(評価ライセンスのリクエスト)など

「評価ライセンスを希望」とお書きください。担当者から、連絡させていただきます。

参考資料

資料も用意しておりますので、ご参照ください。

デザイン・チェック

HDL の構造上の問題点を静的に検証します。リントチェックだけでなく、シミュレーションと論理合成とのミスマッチなどの論理合成後に問題となる箇所を疑似的な合成をおこなうことで検証します。
デザイン全体が完成する前に 早めにデザインの完成度を高めることができます。

デザイン・チェックの特徴
あらかじめ主要なルールを用意しています。※
各チェック項目を有効・無効に設定できます。
自社のルールを簡単に追加することができます。
静的に高速にチェックできます。
テストベンチや論理シミュレーションは不要です。
ブロック単位で検証できます。

※インテル FPGA やザイリンクスなどの FPGA メーカーのルール、デザインを再利用する際の RMM(Reuse Methodology Manual)ルール、
そして、航空機向け LSI 設計ガイドラインである DO-254 などのルールをあらかじめ用意しています。

 

グラフィカル・デバッグ1

HDL Designer の各ビューと ModelSim/Questa のシミュレーション中のブレークポイントをリンクできます。デバッグに非常に有効な機能です。

シミュレーションのプローブポイントに対応するフローチャートの工程やステートマシンのバブルをライトアップできます。

 

グラフィカル・デバッグ2

ブロック・ダイアグラムでもシミュレーションのプローブポイントにリンクすることができます。
ModelSim/Questa の波形上のカーソルを動かすと、その時間での信号値がブロック図のネット上に表示できます。状態値が変化した信号は色が変わります。

 

 

アニメーション表示

フローチャートとステートマシンのウィンドウは、シミュレーションによる状態遷移をアニメーションとして表示できます。

関連情報

▶ HDL 開発支援ツール/HDL Designer

セミナー/ワークショップ

▶ [オンラインセミナー] HDL Designer で効率化! FPGA 設計の品質向上と設計資産活用 <無料>

▶ Siemens EDA 関連のイベント・セミナー

お問い合わせ

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