HDL 作成

HDL Designer は できるだけ効率よく HDL を作成するために、様々なエディタをサポートしています。これらのエディタは単に HDL を作成するだけでなく、デバッグや仕様書作成にも使えます。

ブロック・ダイアグラム


モジュール間の接続や階層構造の視認性を高めるのに便利なエントリー方法です。

回路図入力のようにブロック、ピン、各ブロック間の接続を行って設計します。HDL を入力して自動でブロック図を生成することもできます。

また、階層の追加・削除ができ、、モジュールが増えて視認性が悪くなったら 複数のモジュールを1つの階層下にまとめることができます。

IBD (Interface-Based Design™)


接続が複雑になるとブロック・ダイアグラムでは視認性が低くなります。そのような時に便利なのが IBDです。

ブロックダイアグラムと IBD はいつでも切り替えて 両方の機能を使うことができます。

IBD は各モジュールの接続に必要な3つの要素(モジュール名、ピン名、接続情報)だけを取り出して対応表を生成し、設計者はその対応表を編集するだけで簡単に接続情報の HDL を生成できます。マイクロソフトの EXCEL で対応表を作成して読み込むことも可能です。

フローチャート


テストベンチの生成や仕様書作成に便利なエントリー方法です。

ModelSim/Questa でシミュレーションした結果から フローチャートのステートをアニメーションとして確認することができます。

ステートマシン


ステートマシンを設計するのに便利なエントリー方法です。

バブル・ダイヤグラムの絵から入力しますが、階層化できるので複雑なステートマシンも表現ができ、ModelSim/Questa でシミュレーションした結果からステートマシンの動作をアニメーションで確認することができます。

また、アルゴリズミックステートマシンでの入力も可能です。

真理値表

デコーダなどを設計するのに便利なエントリー方法です。

左のような真理値表に値を入力します。

デザインパッド


モジュール内の機能記述に便利なエントリー方法です。

Emacs などの標準エディタに入力を補助する便利な機能を追加しています。

例えば、コマンド・ウィンドウに Verilog/VHDL などで使えるシンタックスが表示されて、あるシンタックスを選ぶと使用できるサブコマンドや必要なパラメータの種類が表示されます。選んだシンタックスは誤った箇所に配置できません。また、他のウインドウからピン名などをコピーする際に付帯する情報はツールが自動で判断して入力してくれます。

サポートする言語は、VHDL、Verilog HDL、SystemVerilog、PSL、C/C++、Tcl 、XMLです。

HDL インポート機能

HDL Designer のエディタは各々がリンクされていて、他のエディタへデータを変換することができます。この機能は旧ブロックの機能を理解して再利用する際に便利です。

 

HDL インポート (Interface-Based DesignTM)


HDL インポート機能を使うと、HDL はもちろん、各種エディタで設計したデザインを他のエディタ用のフォーマット(ステートマシンやフローチャート、プロセスと信号の接続関係図など)に変換できます。

いろいろなフォーマットを見比べながら、あるいはオリジナルのテキストと変換後のフォーマットを相互に確認しながら内部仕様を理解することが可能です。