設計品質向上

作成した HDL が各種設計ガイドラインを満たしているかどうかを検証できます。

 

デザイン・チェック

HDL の構造上の問題点を静的に検証します。リントチェックだけでなく、シミュレーションと論理合成とのミスマッチなどの論理合成後に問題となる箇所を疑似的な合成を行うことで検証します。
デザイン全体が完成する前に 早めにデザインの完成度を高めることができます。

デザイン・チェックの特徴
あらかじめ主要なルールを用意しています。※
各チェック項目を有効・無効に設定できます。
自社のルールを簡単に追加することができます。
静的に高速にチェックできます。
テストベンチや論理シミュレーションは不要です。
ブロック単位で検証できます。

※インテル® FPGA やザイリンクスなどの FPGA メーカのルール、デザインを再利用する際の RMM(Reuse Methodology Manual)ルール、
そして、航空機向け LSI 設計ガイドラインである DO-254 などのルールをあらかじめ用意しています。

 

グラフィカル・デバッグ1

HDL Designer の各ビューと ModelSim®/Questa® のシミュレーション中のブレークポイントをリンクできます。デバッグに非常に有効な機能です。

シミュレーションのプローブポイントに対応するフローチャートの工程やステートマシンのバブルをライトアップできます。

 

グラフィカル・デバッグ2

ブロック・ダイアグラムでもシミュレーションのプローブポイントにリンクすることができます。
ModelSim/Questa の波形上のカーソルを動かすと、その時間での信号値がブロック図のネット上に表示できます。状態値が変化した信号は色が変わります。

 

 

アニメーション表示

フローチャートとステートマシンのウィンドウは、シミュレーションによる状態遷移をアニメーションとして表示できます。