Agilex™ 3 および Agilex™ 5 FPGAs & SoCs 外部メモリー・インターフェース (EMIF) 回路図確認項目 - 半導体事業

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設計 FPGA/CPLD/ASIC メモリー Altera Corporation

メモリー周りの接続は、デバイスやプロトコルごとに異なる箇所があり、紛らわしく間違いが多くなります。
本資料では適切なメモリー周りの接続を示し、回路図確認の際の不明点を明確にすることを目的とします。

対象デバイス：　Agilex™ 3 および Agilex™ 5 FPGAs & SoCs
対象メモリー・トポロジー：　DDR4/LPDDR4/DDR5/LPDDR5

<内容>

1. DDR4 (Agilex™ 5 FPGA & SoC)

2. LPDDR4 (Agilex™ 3 および Agilex™ 5 FPGAs & SoCs)

3. DDR5 (Agilex™ 5 FPGA & SoC)

4. LPDDR5 (Agilex™ 5 FPGA & SoC)

資料