Microchip FPGA: What is the equivalent of ModelSim ME Pro bundled with Libero SoC?

Intel: I'm using a FIXED license with a T guard key. I get an error when launching Questa* - Intel® FPGA Edition or ModelSim* - Intel® FPGA Edition.

Altera: "The code cannot continue running because MSVCR120.dll is missing. Reinstalling the program may fix this problem." is displayed and the tool cannot be started.

Intel: I created a memory IP (ROM/RAM) in IP Catalog or Platform Designer and registered the initial values, but the initial values are not reflected in the RTL simulation results.

Microchip FPGA: 「ARM Cortex-M1 プロセッサ・ソフトIPコア」を実装した場合、ModelSim MEでブート・シーケンスのシミュレーションは可能ですか？

Intel：ModelSim* - Intel® FPGA Edition で使用するエディタ―を外部エディタ―に変更する方法を教えてください。

Intel：ModelSim® などのシミュレーターでシミュレーションをおこなうとき、FPGA 内蔵の Pull-Up を使用している信号をどのように記述すれば良いですか？

Intel：ModelSim* - Intel® FPGA Edition の内蔵エディターで日本語を表示させる方法を教えてください。

Intel：PLL をシミュレーションしようとしたところ、RTL シミュレーション用ファイル *.v と ゲートレベル用シミュレーションファイル *.vo で出力クロックの周波数に僅かな違いがありました。これは何故ですか？

Intel：ModelSim®- Intel® FPGA Edition の Wave ウィンドウに表示される信号名を、フルパスではなく短い信号名だけにするにはどうすれば良いですか？

Intel：MAX® 10 で On-Chip Flash IP を使用した回路を ModelSim®-Intel® FPGA Edition で Nativelink シミュレーションすると Load でエラーになります。

Intel：MAX® 10 FPGA の ADC を ModelSim® で RTL シミュレーションを実施した実績のあるデザインを、別のディレクトリに移植して同様の作業を行ったところ、エラー・メッセージになります。

Intel: RTL level simulation of the ALTLVDS_RX IP fails at the "lvds_rx_reg_setting" parameter.

Mentor：ModelSim® でシミュレーションで $fopen でファイル出力をするとファイル数が30ファイルに制限されます。回避策を教えてください。

Mentor：ModelSim® の起動時にウインドウのレイアウトやサイズをカスタマイズすることはできますか？

Mentor：ModelSim® のコンパイルのデフォルトを System Verilog にしたい

Intel: Even if the simulation model of ALTERA_FP_FUNCTIONS is generated with Verilog specification for FPGA with 20nm process or less, the lower module at the end is generated as a VHDL file. Can't you simulate with VCS?

Intel：シングルポートRAMの生成を行い、RTLシミュレーションを実施していますが、"altera_syncram" が"altera_mf.v"内でモジュールが見つからず、シミュレーションエラーになりました。 "altera_syncram" が定義されているライブラリーファイルの所在を教えてください。

Intel: ModelSim® and Questa® Sim versions were previously listed as 10.6, 10.7, etc., but from 2019, they are 2019.1, 2020.1, etc. It seems that 10.7 versions such as 10.7f are still being released after the 2019.1 release. What is the difference between these?

Intel: Design with DDR3 SDRAM Controller MegaCore supporting UniPHY fails in RTL simulation with Nativelink.

Intel：ModelSim® などの EDA シミュレーターで VCD を生成するためのスクリプトを Quartus® Prime に生成させる "Generate Value Change Dump file script" オプションが、Pro Edition にはありません。設定する方法を教えてください。

Intel: How do I run PCI-Express (PCIe) Gen3 Root Port simulations on Arria® 10 devices?

Intel：Cyclone® V DDR3 EMIF (External Memory Interface) IP 利用時に、ユーザーモード開始時にモードレジスタ(MR0-3)に設定される値をシミュレーションや実機で確認することはできますか？

Intel：Quartus® Prime Pro Edition で Tools メニュー > Generate Simulator Setup Script for IP で生成されるシミュレーション・スクリプトには、プロジェクト内のユーザー・デザインファイルも含まれますか？

Altera®: When using Questa® Sim version 2019.1 or later to run a simulation script (e.g., msim_setup.tcl) generated by Quartus® Prime or Platform Designer, the following error may occur:

Intel：Modelsin® でシミュレーション実行後に、表示していなかった信号を後から表示する方法はありますか？

Intel: Added the Intel HLS Compiler generated IP to the Platform Designer system and generated a simulation model (VHDL). When simulating with ModelSim, my IP outputs indeterminate values.

Intel：Nios®II を含むシミュレーションを行う場合、main() 関数が起動するまでの時間を短縮する方法はありませんか？

Intel: Simulation model for ALTCLKCTRL IP generated in VHDL and compiled in ModelSim fails.

Intel: I am using a Mentor® Graphics simulator, which version should I use when simulating an Intel® FPGA design?