Intel:Hard Processer System の SPI の検証でループバックで接続し、正しく送受信できるか確認したいです。SPI のインターフェイスを Hard Processor System (HPS) から出力し、Conduit のような形で Platform Designer 上で接続することはできますか?
Intel:Nios® II SBT for Eclipse 上ででブレークしたときに同時に、Signal Tap にもトリガーをかける方法はありますか?
Intel:SDRAM Controller Intel FPGA IP のDQ信号に対して、以下のような Warning が出ます。どのように対処すれば良いですか?
Intel:Signal Tap Logic Analyzer を IP Catalog で生成して実装していますが、設定を反映して STP ファイルに展開できますか?
MAX 10 デバイスは SignalTap II ロジック・アナライザをサポートしていますか?
SignalTap II において、Viewer では表示されているのに Node finder でノードが検出されません。何か考えられることはありますか?
Intel:TalkBack 機能とは何ですか?
以前作成したプロジェクトを、最新の Quartus II でコンパイルを行いましたが、エラーが発生しコンパイルが終了してしまいました。 解決方法を教えてください。
Intel:以前作成したプロジェクトを、最新の Quartus II でコンパイルを行いましたが、エラーが発生しコンパイルが終了してしまいました。 解決方法を教えてください。
SignalTap II でモニタする内部信号を変更したいのですが、コンパイルは必要ですか?
Intel:Nios II の振る舞いを SignalTap II でデバッグすることは可能ですか?
VIP (Video and Image Processing) Suite のデバック方法について教えてください。
VIP (Video and Image Processing Suite) の パケットタイプ識別番号で、00h、0Fh が出ますが、どのような意味でしょうか?
SignalTap II でサンプリング用のクロックを設定する箇所がありますが、デザイン上のクロックであれば何でも良いですか?
SignalTap II は FPGA のリソースを使用するそうですが、コンパイルする前におおよそのリソースを確認する事はできますか?
SignalTap II において、1つのトリガ条件に OR 条件でトリガをかけることができますか?
JTAG ピンが自動アサインされる/されない事がありますが、どういう違いがあるのでしょうか? (ピン名: altera_reserved_tdi/tms/tck/tdo)
SignalTap II にてモニタ可能な最大チャネル数は何 ch ですか?
SignalTap II にて1チャネルで確認できる最大データ量はいくつですか?
SignalTap II Logic Analyzer で、Megafunction Name(s) : ALTLVDS_RX (LVDS Receiver マクロ) の rx_in をモニターすると、エラーが発生します。FPGA は Stratix IV です。
MAX II や MAX V などの CPLD デバイスでは SignalTap II 使用できますか?
JTAG チェインに2つの FPGA が接続されている場合、SignalTap II は同時にそれぞれの FPGA 波形を確認することは可能でしょうか?
External Memory Interface で Calibration 関連 (local_cal_success、local_init_done) の信号を SignalTap II で観測する方法はありますか?
使用した覚えのないロジック (エンティティ) がデザインの中にありますが、これは何ですか?Sld_hub:auto_hub
以下のエラー(Fatal Error)が出た場合の対応方法はありますか?