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Intel:SDRAM Controller Intel FPGA IP のDQ信号に対して、以下のような Warning が出ます。どのように対処すれば良いですか?

Intel:Signal Tap Logic Analyzer を IP Catalog で生成して実装していますが、設定を反映して STP ファイルに展開できますか?

Quartus Prime

MAX 10 デバイスは SignalTap II ロジック・アナライザをサポートしていますか?

MAX

SignalTap II において、Viewer では表示されているのに Node finder でノードが検出されません。何か考えられることはありますか?

Intel:TalkBack 機能とは何ですか?

Quartus Prime

以前作成したプロジェクトを、最新の Quartus II でコンパイルを行いましたが、エラーが発生しコンパイルが終了してしまいました。 解決方法を教えてください。

Intel:以前作成したプロジェクトを、最新の Quartus II でコンパイルを行いましたが、エラーが発生しコンパイルが終了してしまいました。 解決方法を教えてください。

Quartus Prime

SignalTap II でモニタする内部信号を変更したいのですが、コンパイルは必要ですか?

Quartus Prime

Intel:Nios II の振る舞いを SignalTap II でデバッグすることは可能ですか?

Nios II

VIP (Video and Image Processing) Suite のデバック方法について教えてください。

IP

VIP (Video and Image Processing Suite) の パケットタイプ識別番号で、00h、0Fh が出ますが、どのような意味でしょうか?

IP

SignalTap II でサンプリング用のクロックを設定する箇所がありますが、デザイン上のクロックであれば何でも良いですか?

Quartus Prime

SignalTap II は FPGA のリソースを使用するそうですが、コンパイルする前におおよそのリソースを確認する事はできますか?

Quartus Prime

SignalTap II において、1つのトリガ条件に OR 条件でトリガをかけることができますか?

JTAG ピンが自動アサインされる/されない事がありますが、どういう違いがあるのでしょうか? (ピン名: altera_reserved_tdi/tms/tck/tdo)

Quartus Prime

SignalTap II にてモニタ可能な最大チャネル数は何 ch ですか?

SignalTap II にて1チャネルで確認できる最大データ量はいくつですか?

SignalTap II Logic Analyzer で、Megafunction Name(s) : ALTLVDS_RX (LVDS Receiver マクロ) の rx_in をモニターすると、エラーが発生します。FPGA は Stratix IV です。

MAX II や MAX V などの CPLD デバイスでは SignalTap II 使用できますか?

JTAG チェインに2つの FPGA が接続されている場合、SignalTap II は同時にそれぞれの FPGA 波形を確認することは可能でしょうか?

Quartus Prime

External Memory Interface で Calibration 関連 (local_cal_success、local_init_done) の信号を SignalTap II で観測する方法はありますか?

Quartus Prime

使用した覚えのないロジック (エンティティ) がデザインの中にありますが、これは何ですか?Sld_hub:auto_hub

以下のエラー(Fatal Error)が出た場合の対応方法はありますか?