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この「Quartus® ガイド」シリーズは、インテル® Quartus® Prime / Quartus® II 開発ソフトウェアをご利用になるユーザ向けの資料です。

FPGA / CPLD の開発フローについては、こちら を参照してください。

説明

この資料は、FPGA / CPLD 開発の『3. 論理回路の設計』フェーズで参考になります。

Qsys システム統合ツールの使い方を易しく紹介しています。

Qsys は v17.1 から Platform Designer へ名称変更されました。【TIPS】 参照

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Qsys システム統合ツール(以下、Qsys)は、各コンポーネント(Intellectual Property (IP) ファンクションやサブシステム、ユーザ・ロジックなど)を接続するインタコネクト・ロジック(アドレス/データ・バスの接続やバス幅整合ロジック、アドレス・デコーダ・ロジック、アービトレーション・ロジックなど)を自動的に生成して、FPGA デザイン・プロセスの時間と労力を大幅に節約します。Qsys は FPGA に最適化されたネットワーク・オン・チップ(NoC)の新しい技術で開発されており 前世代ツールの SOPC Builder と比べて、性能の向上やデザインの再利用のしやすさ、そして検証の迅速化を実現しています。

Nios® II プロセッサ(以下、Nios® II)や FPGA デバイスに内蔵された ARM® コアを FPGA デザインに組み込む場合など最近では Qsys を使用することが多くあるため、本資料では簡単な使い方を説明します。

資料

ELS1425_Q1600_10__1.pdf

「Quartus Prime ガイド - Qsys システム統合ツールの使い方 ver.16」(ツール・バージョン:Ver 16.0 向けドキュメント)

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