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FPGA 機能検証のトレンドとチャレンジ

ModeiSim / Questa Sim のご紹介

論理シミュレーターの紹介

Questa Sim と ModelSim　は、ワールド・ワイドで広く使用されている論理シミュレーターです。Verilog や SystemVerilog、VHDL といったハードウェア記述言語（HDL）をサポートし、これらの混在シミュレーションも可能です。

製品（エディション）の比較

エディションによって、シミュレーション速度や搭載されているデバッグ機能が異なります。最近の FPGA デザインは大規模化しているので、機能シミュレーション以外のデバッグ機能が、とても好評です。

デバッグ機能の紹介

Questa Sim および ModelSim の各機能は、こちらで紹介しております。
（↓画像をクリックすると、次ページへジャンプします。）

アサーション・ベース検証

回路内部にアサーションを配置することにより、期待にそぐわない動作がないかを自動で監視します。

コード・カバレッジ

シミュレーションでトグルしていない HDL 記述を検出します。テストベンチがカバーしていない個所や入力条件を検出します。

波形比較

論理確認済みの基準データと調査対象のシミュレーション結果を比較します。

拡張データフロー

RTL から該当する信号周辺の回路図を自動生成し、時間のトレースバックによる原因の特定や不定値 Ｘ のバックトレース可能です。

関連情報

▶　Siemens EDA ツールのダウンロード方法
▶　Questa / ModelSim のインストール方法
▶　Siemens EDA ツールのライセンス設定方法

セミナー/ワークショップ

▶　[オンラインセミナー] 論理シミュレーションの基礎とデバッグ機能の活用法 <無料>

Questa Advanced Simulator を使用した基本的なシミュレーションフローと、基本デバッグ機能を紹介するセミナーです。

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