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Questa Lint ご紹介

すぐに使えるメソドロジーとゴール

Questa Lint は、FPGA 設計（CR）や SoC 設計（CR）、IP 設計（CR）をターゲットとしたチェックセット提供していますので、ターゲットに焦点を当てた目標を容易に設定することができます。
設計プロジェクトが FPGA の場合は、FPGA メソドロジーのチェックセットを、IP の場合は IP メソドロジーのチェックセットを、ASIC の場合は SoC メソドロジーを選択して、すぐにプロジェクトに適用することができます。

総合的なデザイン品質指標

品質指標のグラフィカルな表示は、Questa Lint 独自の機能です。解析した結果を分類しスコアをつけ、その品質スコアに影響する要因を提供し、リントの結果に基づいて設計検証品質を評価します。
デザイン全体のスコアに基づいてデザインの品質を把握し、リスクの判断や作業の優先順位を決定することができることから、設計・検証のフローを円滑に進めるために、絶えずリントを実行してデザイン品質指標が高い状態を維持することは設計検証のトータル TAT を削減することに役立ちます。
ダッシュボードでは、デザイン品質指標からさらにブレークダウンして、問題への解析や対応ステータス、全体のトレンド、モジュール毎、HDL ファイル毎、チェック毎に検出された違反について統計を取り、グラフィカルに表示することができます。

デバッグ機能

GUI を標準サポートしています。
GUI によるデザイン情報の表示や RTL コード上での違反個所の指摘から、違反の詳細ヘルプへのナビゲーションをサポートします。
構造的な違反についてはスケマティック上での解析機能の提供により、容易に問題の原因を特定することができます。

ステータス管理

検証確認後のステータスのアップデートやデバッグ、レビュー担当者の割り当てによるチーム・レベルでの確認作業を管理することができます。
ステータス管理機構を統合することによって、問題の指摘や修正、確認、リリース・クライテリアをシステマティックに管理し、プロジェクトの進捗状況を捕捉します。