FPGA向けのクロック設計は複雑性を増している

いきなり、脅し文句のような始まりになってしまいましたが…
ハードウェアシステムの中心ともいえる“FPGA”は、ラインナップにより多少の違いはあれど、近年さまざまな進化を遂げ、周辺設計の複雑性も増しています。
I/O規格は、Gigabit Ethernet、PCIe、DDRメモリーなどの複数のインターフェースをサポートするために、さまざまなハードIPブロックと高速 SerDes でアップグレードされました。
そこで本記事の前半では、複雑なクロッキング要件を備えた、昨今の“FPGA向けのクロックを選定”されるお客様向けに、知っておくべきポイントをまとめました。
後半では、“部品選定で失敗しないための” SiTimeの“クロックソリューション”をご紹介します。
是非、弊社取り扱いのIntel社、Lattice社などのFPGAなどと組みあわせてお試しください。（リファレンスデザインあり）

FPGA向けのクロック選定は非常に重要

では、FPGA向けのクロックにはどんなものがあるのでしょうか？

昨今、各FPGA メーカーは、いくつかの組込みPLLを追加していますので、その点も加味して列挙してみました。

■ FPGA向けのクロック例

　・ FPGA内部の組込みPLL用の基準クロック
　・ I/Oごとの基準クロック
　・ ユーザーロジック用のクロック
　・ リアルタイムクロック(RTC)などの機能をサポートするためのさまざまなクロック

選択したFPGAの性能や設計によっては、周辺に外部のロジックICを足すことがあります。CPUや、フラッシュメモリーなどです。
これらに必要なクロックも、同時に賄う必要があります。
また、カスタムASICでは開発費用や開発期間に満足できず、幅広い用途でFPGAを使うケースが増えてきています。
“さまざまな用途、環境下で安定したパフォーマンスが出せる”クロックのメーカーを選定することが非常に重要です。

FPGA向け “SiTime クロック” ソリューション

■ SiTimeをFPGAのクロックに使うべき３つの理由
・その1：過酷環境下での優れた信頼性

　　　　従来のクロックに比べ、周辺振動に4倍優れている。Typical：0.1 ppb/g

・その2：幅広い温度範囲で優れた周波数偏差のスペックを保証

　　　 ・最大動作温度範囲： -55 to +125°C

　　　 ・エアフローおよび耐熱 1 ppb/°C

・その3：プログラマブルなクロックであること

　　　 ・発振器、クロックジェネレーター共に、周波数、偏差、出力タイプ、などご要望に応じて自由にプログラムが可能

  　　   ・細かい仕様の設定や、急な設計変更等にも柔軟に対応

デバイスの種類	おすすめ型番/シリーズ ※製品ごとのリンクより詳細仕様確認可能	特長
発振器（シングルエンド）	SiT8008 SiT8009	・最もシンプルなSPXO（汎用パッケージ発振器） ・水晶発振器からの置換実績も多数（コンパチブル） ・1～137MHzまでサポ―ト
発振器（差動）	SiT9375 SiT9501	・低ジッター ・LVDSLVPECL、HCSLなどの差動インターフェースに対応 ・業界最小サイズ 2.0mm×1.6mm を採用    （他のサイズにも幅広く対応しております）
発振器（高精度TCXO）	SiT5501 SiT5503	・優れた周波数偏差（±0.005ppm） ・屋外などの過酷な環境で使用される通信機器などに最適
クロックジェネレーター	SiT95141	・最大10出力に対応    対応周波数は下記    8 kHz to 2.1 GHz (差動)    8 kHz to 250 MHz (LVCMOS) ・Integreted Phase Jitter：120fs ・外付けの水晶振動子が不要

参考資料（出典：SiTime Corporation）

今回は、FPGA向けのクロック設計で困らないために、FPGA向けのクロックを選定される際のポイントとSiTimeのクロックソリューションをご紹介いたしました。
本記事が、少しでもお役に立てれば幸いです。設計時に迷われた際には、ぜひお気軽にお問い合わせください。

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