Microchip FPGA: When right-clicking a path in the timing analysis (SmartTime) screen, the context menu is grayed out and cannot be selected. What should I do?

Microchip FPGA: Is it okay to add user timing constraints to the SDC file automatically generated by Derive Constraints?

Intel: What is the value of tMET needed to calculate MTBF?

Intel：Signal Tap のノードを解析対象から外すには、タイミング制約ファイル (sdc) にどのように設定すればよいですか？

Intel：Quartus® Prime Standard Edition v17.1 を使用しています。External PLL で LVDS を構成したとき、derive_pll_clocks で制約した loadena の clock について、タイミング・レポートを見ると PLL の設定と異なる値になります。

Intel：タイミング解析で SDC に記載している set_timig_derate コマンドが適用されません。なぜですか？

Intel：High Level Synthesis (HLS) コンパイラで --clock オプションで設定したクロック周波数が、生成された SDC ファイルに反映されていません。

Intel：Cyclone® V で Qsys を用いて PCI-Express (PCIe) を使用するデザインを作成しています。コンパイル時に、PCIe 用の SDC（altera_pci_express.sdc）にて下記の無効なメッセージが確認されました。対応方法を教えてください。

Intel：MAX® 10 の Internal Oscillator の周波数変動は Mim 55MHz ～ Max 116MHz と記載されています。Internal Oscillator が自動生成する SDC には Max の制約しか入っていませんが、Min は考慮する必要はないのですか？

Intel：SDC ファイルは、大文字と小文字を区別しますか？

DisplayPort IP の AUX channel (AUX_TX_PC/AUX_TX_NC) に対しては、どのように SDC 制約をかければ良いですか？

SDC ファイルに derive_pll_clocks の制約を記述すれば、FPGA 外部から供給される PLL のリファレンス・クロックの制約も自動で追加されますか？

Quartus Prime v15.1 で On-chip FLASH IP 内で Hold 違反が発生します。対策を教えてください。

Intel：Quartus Prime v15.1 で、altera_dual_boot IP 内で未制約のパスが報告されます。対策を教えてください。

Qsysが自動生成する soc_system_hps_0_hps_io_border.sdc にて、以下のようなワーニングが出ています。この Warning は対処が必要ですか？

Intel：消費電力見積もりの Early Power Estimator (EPE) は、どのくらいの精度ですか？実機に近い値が見積もれますか？

温度センサ・ダイオードを使用してデバイス内部の温度をモニタしていますが、tsdcalo 信号が更新されるタイミングを教えてください。

Intel：マルチプレクスされたクロックに対する SDC 記述はありますか？

Altera®：Quartus® のコンパイル中に表示される Critical Warning に対して、どのような判断をしたらよいのでしょうか？

Use the Timequest Timing Analyzer. If there are two clocks (CLK_A, CLK_B) and they are asynchronous, how do I write SDC to ignore the asynchronous path between CLK_A and CLK_B during timing verification?

SDC の階層設計について教えてください。 設計内の下位モジュールをターゲットとした SDC ファイルがあるのですが、これをそのまま使用すると正しく制約されません。 どうすればよいのでしょうか？

What is the Reset Design feature in the Timequest Timing Analyzer?

Intel: What kind of analysis does the TimeQuest Timing Analyzer perform if I don't define any clocks?

Intel: What is the command "derive_pll_clocks" used in the TimeQuest Timing Analyzer?

シノプシス社のソフトウェア (Synplify) で論理合成を行っています。 制約を変更する場合、.sdc、.scf、.tcl を直接編集することは出来ますか？

Intel：TimeQest Timing Analyzer の制約で、set_clock_groups の asynchronous と exclusive の違いは何ですか？

Intel: I started the Name Finder in the SDC editor and pressed the List button, but Error: TimeQuest Timing Analyzer is currently unavailable is displayed and the signal name is not displayed. How can I make it visible?

I want to use the TimeQuest Timing Analyzer, but I'm not sure how to write the SDC. Do you have a description example?

When I run the Altera® TimeQuest Timing Analyzer and compile, I get the following critical warning. What should I do?

The TimeQuest Timing Analyzer outputs the following message: Please tell me how to avoid this.