※ メーカー資料は随時アップデートされ内容が変わる場合があります。最終的には最新のメーカー資料情報を確認、準拠するようにしてください。


下記の資料をご参照ください。
なお下記2通りのケースによって、電源のパワーアップ、パワーダウンシーケンスが必要かどうか変わる部分があるためご留意ください。
[1] Power-up/Power-down時のI/OにGlitchが発生することを許容できる
[2] Power-up/Power-down時のI/OにGlitchが発生することを許容できない


PolarFire

Documentation > User Guidesタブ > PolarFire FPGA Board Design User Guide
1.2 I/O Glitchの項目にて、
「There are three types of glitch that can occur:」と3種類のglitchと対処方法について記載されていますので適宜ご参考ください。
「To mitigate the post functional state glitch, follow the recommendations in the following table.」として
Table 1-11. Power Sequencing (For GPIO)、Table 1-12. Power Sequencing(For HSIO) 表があります。
https://www.microchip.com/en-us/products/fpgas-and-plds/fpgas/polarfire-fpgas/polarfire-mid-range-fpgas#Documentation

関連: Can VDD18 and VDDI (of 1.8V) of PolarFire be connected to the same regulator
        https://microchip.my.site.com/s/article/Can-VDD18-and-VDDI--of-1-8V--of-PolarFire-be-connected-to-the-same-regulator

併せて電源の単調増加やRamp Timeを遵守してください。
Documentation > Data Sheetsタブ > PolarFire® FPGA Datasheet
4.2.2.1 Power Supply Ramp Times の項目
引用「All supplies must rise and fall monotonically.」
https://www.microchip.com/en-us/products/fpgas-and-plds/fpgas/polarfire-fpgas/polarfire-mid-range-fpgas#Documentation


IGLOO2、SmartFusion2

・Documentation > Data Sheets タブ > IGLOO® 2 FPGA and SmartFusion® 2 SoC FPGA Datasheet
　単調増加を遵守してください。
   引用「Note: All power supply ramps must be strictly monotonic, without plateaus.」
   https://www.microchip.com/en-us/products/fpgas-and-plds/fpgas/igloo-2-fpgas#Documentation

・AN4153 : SmartFusion 2 and IGLOO 2 FPGA Board and Layout Design Guidelines

　https://www.microchip.com/en-us/application-notes/an4153
   オンラインドキュメント : https://onlinedocs.microchip.com/oxy/GUID-2952C8AA-A592-489E-8058-3FD06065EDDB-en-US-7/index.html
   Documentation > Application Notesタブ > AN4153: Board and Layout Design Guidelines for SmartFusion 2 SoC and IGLOO 2 FPGAs
   https://www.microchip.com/en-us/products/fpgas-and-plds/fpgas/igloo-2-fpgas#Documentation

  【1.1.2 Power Supply Sequencing の項目】

　単調増加や時間を遵守してください。
　引用「The power-on reset circuitry in SmartFusion2/IGLOO2 devices require the VDD and VPP supplies to ramp monotonically from 0V to the minimum recommended operating voltage within a predefined time.」

   VDD、VPPにシーケンス要求はありません。
   引用 「There is no sequencing requirement on VDD and VPP.」

   Libero SoCにて定義したramp timeを遵守してください。
   引用「Four ramp rate options are available during design generation: 50 µs, 1 ms, 10 ms, and 100 ms. Each selection represents the maximum ramp rate to apply to VDD and VPP. The ramp rates can be configured by using the Libero software.」

   VDD、SERDES_VDD、SERDES_VDDAIOは同じレギュレーターを使用して、同時にランプアップ、ランプダウンしてください。
   引用「The SERDES_VDD pins are shorted to VDD on silicon die; therefore, Microchip recommends using the same regulator to power up the VDD, SERDES_VDD and SERDES_VDDAIO pins. These three voltage supplies must be powered at the same voltage and must be ramped up and ramped down at the same time.」

 【1.2.1 I/O Glitch During Power-Up、1.2.2 I/O Glitch During Power-Down の項目】
   引用「I/O Glitches can occur in some power-up sequences, and they can be ignored if good design practices are used.
            To mitigate the I/O glitch:」
　など、I/O Glitchを許容できない場合の対処について記載されています。

・Documentation > Application Notesタブ > AC396: SmartFusion2 and IGLOO2 in Hot Swapping and Cold Sparing Application Note
   引用「SmartFusion2/IGLOO2 devices do not require power-up and power-down sequencing and have extremely low power-up inrush current in any power-up sequence. 」
   https://www.microchip.com/en-us/products/fpgas-and-plds/fpgas/igloo-2-fpgas#Documentation