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Microchip FPGA: Synthesisを行った際、最適化によって不要配線や信号が消されないように設定することはできますか？
Libero SoC
/* synthesis syn_keep=1 */ を追記する方法があります。
記述例 wire sw /* synthesis syn_keep=1 */;
詳細についてはSynopsys FPGA Synthesis Synplify Pro ME ＜バージョン＞ User Guide の Using syn_keep for Preservation or Replicationの項目をご参考ください。
DocumentationにてUser Guidesタブを開くとSynopsys FPGA Synthesis Synplify Pro ME ＜バージョン＞ User Guideがあります。
https://www.microchip.com/en-us/products/fpgas-and-plds/fpga-and-soc-design-tools/fpga/synthesis-and-simulation/synplify-pro-me#Documentation
経験豊富なFAEが