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FPGA のコンフィギュレーション・モードで、MAX II を使用した Parallel Flash Loader (PFL) を使用します。 fpga_dclk を100MHz とした場合、MAX II のスピード・グレードは C5 （最低速） で問題ないでしょうか？
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PFL デザインにもよりますが、C5 デバイスの場合は、100MHz だとタイミングを満たせない可能性が高いです。
例えば、Flash Programming and FPGA Configuration を選択して、入力周波数を 100MHz 設定、FPP モードでコンパイルした場合、最大動作周波数は 80MHz ～95MHz 程度でした。
よって、PFL のサンプルデザインを作成し、コンパイルした結果を確認していただき、デバイスのスピード・グレードを決定されることを推奨します。
その際、タイミング制約を入れないと、正確なタイミング・レポートが生成されませんので、ご注意ください。
参考情報
Quartus® はじめてガイド - タイミング制約の方法
経験豊富なFAEが