CrossLink™ シリーズ - Lattice

CrossLink™ シリーズ製品概要

CrossLink™ は、さまざまなI/Fブリッジをサポートするプログラマブルデバイスです。低消費電力、低コスト、小パッケージを強みとした、MIPI D-PHY内蔵タイプのFPGAとなります。
CrossLink™ は、MIPI CSI-2、MIPI DSI、 OpenLDI、 SLVS200、SubLVDS、HiSPiなどのビデオ I/F をサポートしています。

ラティスセミコンダクターは、CrossLink™ 用に多数のIP（Intellectual Property）モジュールを提供しており、お客様の仕様に合わせてGUI上でIPを構成する事が可能です。これらIPを使用することにより、言語による設計が不要となり設計工数を大幅に削減することが可能です。

CrossLink™ は、スマートフォン、タブレット、ウェアラブル、VR、AR、ドローン、スマートホーム、HMIなどの民生品、産業機器分野だけではなく、 AEC-Q100を取得済みの車載対応品も用意しているため、車載市場向けのさまざまなブリッジソリューションも提供可能です。

CrossLink™ シリーズ製品特徴

搭載しているハードウエアと機能について

MIPI D-PHY

CrossLink™ には、2つのMIPI D-PHYをハーブロックとして内蔵しており、1laneあたり1.5Gbpsのデータレートサポートしています。
1つのMIPI D-PHYブロックでCLK 1lane、Data4laneまでサポートしているため、一つのMIPI D-PHYブロックで、6.0Gbpsまでのデータレートをサポートすることが可能です。

また、MIPI CSI-2、MIPI-DSIともに対応しているため、カメラインタフェース側、ディスプレイインターフェース側での幅広いI/Fブリッジを可能にします。

Programmable I/O

CrossLinkには、MIPI I/F以外の様々なI/Fに対応できるようにプログラマブル設定変更可能なI/Oが用意しています。
具体的には、LVDS(Rs,Tx)、Sub-LVDS(Rx)、HiSPI(Rx)、SLVS200(Rx)、LVCMOSなど様々なI/Fに対応することが可能です。これらI/Oは、差動I/Fを使用した場合、Max 1.2Gbps/laneまでのデータレートをサポートしています。

ユーザーロジック

SRAM構造のユーザーロジックサイズは、6K LUTです。そのため、余ったユーザーロジック領域にI/Fブリッジ以外の機能を実装する、または周辺ロジックICのとりまとめなどを合わせて実現できます。

EBR ( Embedded Block RAM )

CrossLinkには、EBRと呼ばれるハードブロックで構成されたメモリーが内蔵しています。
容量は180kbitとなり、ユーザーロジック領域を使用することなく、簡単なデータバッファーなどの機能を構成することが可能です。

I2C, SPIハードブロック

CrossLink™ には、I2C、SPIハードブロックを内蔵しており、I2C、SPI経由でコンフィグレーションを実施することが可能です。
ホストとなるCPU、SoCが基板上に実装されているケースであれば、これらのハードブロックを使用してFLASHを外付けすることなく、I2C、SPI経由でコンフィグレーションさせることが可能です。