[オンラインセミナー] FPGA 設計プロセスにおけるリスクの排除と課題の克服(OneSpin 360 EC-FPGA) <無料>

イベントの特徴

配置配線後のネットリストは本当に RTL と等価? OneSpine 360 EC-FPGA を用いた等価性検証

デザインに入り込むハードウェアバグは、

 A. ヒューマンエラーによる設計時のバグ

 B. 自動化されたインプリメンテーション・ツールチェーンに起因するバグ

の2タイプに分類されます。

A は通常、機能検証によって見つけることが可能です。B は論理合成や配置配線のフェーズで混入し、検出やデバッグはとても困難ですが、通常、FPGA ではインプリメンテーション・フェーズ間の検証はおこなわれません。

 

日々進化する論理合成や配置配線の最適化技術は、複雑なアルゴリズムで実行されていますが、この最適化に不具合があると、ネットリストに問題が生じ、実機で不具合を起こしてしまいます。また、よく「トロイの木馬」に例えられる不正ロジックをインプリメンテーション・フェーズで挿入されてしまう可能性も考慮する必要があります。そのため、インプリメンテーション・フェーズにおいても、RTL の機能がネットリストに正しく実装されていることを検証する必要があります。

 

これら、インプリメンテーションに由来する不具合や課題を解決するには、ASIC 開発で使われている等価性検証を利用します。FPGA であっても RTL とネットリストの等価性検証をおこなう事は、主要な機能安全規格でも推奨されています。

本ウェビナーでは、FPGA 向け等価性検証技術で、いかにインプリメンテーション時の不具合の混入リスクや課題を克服するか、そして、必要な検証手法と顧客事例をご紹介いたします。

大規模 FPGA における等価性検証の事例

 

こんな人にオススメです!

■ 等価検証に興味がある方
■ 最新の検証ツールに興味がある方
■ FPGA の検証に携わる方
■ FPGA 設計者

※ 競合メーカー(ベンダー)やその販社の方、競合商社の方の受講は、お断り申し上げます。
※ 個人およびフリー・メールアドレスによる参加申込み、また過去に受講されたことのある方のご参加は、お断りしています。

日程・お申し込み

日程 時間 会場 定員 お申し込み
2024/03/12
(火)
  • 13:30-14:30
    (受付 13:15 -)

ご自分のデスク

  • -

アジェンダ

時間 内容
13:30-14:30

- FPGA インプリメンテーション時の不具合混入リスク
- FPGA 実装検証ソリューション
- FPGA デザイン継続性の課題
- FPGA リターゲッティング・ソリューション
- 顧客事例
- QA

※ 時間は目安ですので、前後する可能性があります。
※ 当日のアジェンダは変更される可能性がありますので、予めご了承ください。

注意事項

以下の内容を必ずご確認ください。

・ 本セミナーはオンラインセミナーとなります。視聴方法はお申込み後にご連絡いたします。
・ 開催当日は弊社オフィスにご入場いただけません。ご自身の PC からご受講ください。
・ 申し込み多数の場合には抽選となることがございます。ご了承ください。

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