[オンラインセミナー] テストベンチ不要の RTL 自動検証で早期にバグ発見! <無料>

イベントの特徴

シミュレーションで発見困難なバグを早期に発見

Questa AutoCheck

FPGA 設計では RTL のシミュレーション検証は必須です。
しかし、シミュレーションではステートマシンのデッドロックや算術オーバーフロー等、網羅的に十分な入力パターンを作成しなければ発見できないバグもあり、検証をすり抜けてバグが残ってしまう懸念があります。

このセミナーでは、RTL に潜むバグをテストベンチ不要で自動チェックする手法をご提案します。

▶ RTL 自動チェック・ツール/Questa AutoCheck

こちらは、オンラインセミナーですので、ご自宅やお客様のオフィスから受講することが可能です。

こんな人にオススメです!

■ HDL の設計効率、設計品質を上げたい方
■ 自動検証に興味がある方

※ 競合メーカー(ベンダー)やその販社の方、競合商社の方の受講は、お断り申し上げます。
※ 個人およびフリー・メールアドレスによる参加申込み、また過去に受講されたことのある方のご参加は、お断りしています。

日程・お申し込み

日程 時間 会場 定員 お申し込み
2024/02/28
(水)
  • 13:30-14:30
    (受付 13:00 -)

ご自分のデスク

  • -

アジェンダ

時間 内容
13:30-14:30

シミュレーションで検出困難な問題
テストベンチ不要の自動検証ツール

※ 時間は目安ですので、前後する可能性があります。
※ 当日のアジェンダは変更される可能性がありますので、予めご了承ください。

注意事項

以下の内容を必ずご確認ください。

・ 本セミナーはオンラインセミナーとなります。視聴方法はお申込み後にご連絡いたします。
・ 開催当日は弊社オフィスにご入場いただけません。ご自身の PC からご受講ください。
・ 申し込み多数の場合には抽選となることがございます。ご了承ください。

お問い合わせ

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