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新型コロナウイルスの感染拡大が続いていることを考慮し、お客様の健康と安全を確保するため、

開催予定だった本セミナーは中止となりました。

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インテル^® HLS コンパイラーを使用したとき、生成した回路のパフォーマンスが期待通りではなかったり、規模が予想以上に大きくなることはありませんか？

このセミナーでは、インテル^® HLS コンパイラーを使用したインテル^® FPGA 用 IP コンポーネント合成のパフォーマンスを最適化するためのポイントを、ループとメモリアクセスの最適化を中心にご紹介します。
ループについては、アンロールやパイプライン化といった最適化とそれらをコントロールする手法を紹介します。ローカルメモリーアクセスについては、FPGA 内のメモリブロックがどのように使用されるかや、コアレッシング、バンキングなどを使ったコントロール方法をご紹介します。

※インテル^® High-Level Synthesis ： 最適化編 の内容と重複する部分がありますが、コンパイラーの最適化の仕様などについては、インテル^® High-Level Synthesis ： 最適化編 のみで紹介します。