イベントの特徴

インテル® HLS コンパイラーを使用したとき、生成した回路のパフォーマンスが期待通りではなかったり、規模が予想以上に大きくなることはありませんか?

このセミナーでは、インテル® HLS コンパイラーを使用したインテル® FPGA 用 IP コンポーネント合成のパフォーマンスを最適化するためのポイントを、ループとメモリアクセスの最適化を中心にご紹介します。
ループについては、アンロールやパイプライン化といった最適化とそれらをコントロールする手法を紹介します。ローカルメモリーアクセスについては、FPGA 内のメモリブロックがどのように使用されるかや、コアレッシング、バンキングなどを使ったコントロール方法をご紹介します。

インテル® High-Level Synthesis : 最適化編 の内容と重複する部分がありますが、コンパイラーの最適化の仕様などについては、
   インテル® High-Level Synthesis : 最適化編 のみで紹介します。

こんな人にオススメです!

インテル® HLS コンパイラーを効果的かつ効率的に使用できるようになりたい方

日程・お申し込み

日程 時間 会場 定員 お申し込み
2019/11/21
(木)
  • 13:30-17:30
    (受付 13:10 -)

大阪会場:マクニカ 大阪オフィス

  • 10名
2019/11/28
(木)
  • 13:30-17:30
    (受付 13:10 -)

新横浜会場: マクニカ第2ビル

  • 10名
2019/12/19
(木)
  • 13:30-17:30
    (受付 13:10 -)

大阪会場:マクニカ 大阪オフィス

  • 10名

アジェンダ

時間 内容
13:30-17:30

・インテル® HLS コンパイラー概要
・最適化のためのコーディング、コンパイル手法
 - ループ回路の最適化
 - ローカルメモリの最適化
 - 演習

※ セミナー内容は都合により変更される場合がございます。

対象者

・インテル® HLS コンパイラーの使用フローを理解している方
・FPGA 設計者でインテル® HLS コンパイラーを使用した効率的なデザイン作成方法を学びたい方

注意事項

以下、必ず確認してください。

申し込み多数の場合には抽選となることがございます。ご了承ください。

お問い合わせ

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