本イベントの開催は終了いたしました。

イベントの特徴

セミナー概要

インテル® High Level Syntheis (HLS) コンパイラーは、C++を入力として受け取り、インテル® FPGA に最適化された RTL(レジスター転送レベル)コードを生成する高位合成ツールです。

このセミナーでは、インテル® HLS コンパイラーを使用してインテル® FPGA 用の IP コンポーネントを合成、検証する方法をハンズオン付きで学ぶことができます。 
最初に HLS の利点と、インテル® HLS コンパイラーの機能について説明します。 次に インテル® Quartus® プロジェクトに IP を統合するためのコンパイラー・オプション、生成されたレポート、および最終生成されたファイルの使用方法の一連の HLS コンパイラーを使用した設計フローを説明します。

【インテル® HLS コンパイラーとは?】

https://www.intel.co.jp/content/www/jp/ja/software/programmable/quartus-prime/hls-compiler.html

日程・お申し込み

日程 時間 会場 定員 お申し込み
2019/09/18
(水)
  • 13:30-17:30
    (受付 13:10 -)

新横浜会場 マクニカ 第2ビル

  • 10名
受付終了

アジェンダ

時間 内容
13:30-17:30

インテル® HLS コンパイラー概要
HLS 基本フロー
Quartus® Prime プロジェクトへのインテグレート
生成コンポーネントのインターフェース
演習

 ※ セミナー内容は都合により変更される場合がございます。

対象者

FPGA 設計者でインテル HLS コンパイラーの概要、フローを学びたい方

注意事項

以下、必ず確認してください。

申し込み多数の場合には抽選となることがございます。ご了承ください。

お問い合わせ

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