はじめに

SiC JFET は、競合技術と比較して重要なメリットがいくつかあり、特に RDS・A と呼ばれるチップ面積に対するオン抵抗が低いことと、高エネルギーの過渡現象を繰り返してもパラメーターがドリフトがないという点などです。これらは、極めて低い伝導損失、通常時および異常時の両方における完全な信頼性のあるスイッチングは、20年以上の寿命を必要とするサーキットブレーカーおよびリレーにとって極めて重要になります。

本記事では、オンセミの SiC JFET の構造、動作、および特長について定性的に説明します。

JFET 構造

図1はオンセミの SiC JFET の断面図です。これは縦型 JFET であり、この場合は電圧が印加されていません。3つの JFET 端子は、図1のようにソース、ゲート、ドレインと表記されています。ゲートとドリフト領域の PN 接合は、ドレイン・ゲート・ダイオードを形成しています。JFET のもう1つのダイオードは、ゲートとソースの間にあります。JFET のゲートを駆動することは、ゲート・ソース・ダイオードをバイアスすることと考えると分かりやすくなります。これらのダイオードにはそれぞれ対応する静電容量があります。ドーピングの種類と濃度が定性的に示されています。各チャンネルとゲート領域は「セル」を形成し、１つのJFETには何千もの並列セルが存在しています。

図1：縦型JFET断面図

ドレイン-ゲート PN 接合の周囲には空乏領域があります。この空乏領域は、移動キャリアがないため抵抗が高くなります。バイアスがかかっていない状態では、空乏領域は非常に小さいため、チャンネルがオープンした状態でもソース-ドレイン端子間を自由に流れることができます。これにより、オンセミのSiC JFET はノーマリオン特性をもつことになります。

図2は、ドレイン-ソース間に電流が流れ、正の VDS を持つ１つの JFET セルを示しています。この正の VDS は、ドレイン-ゲート PN 接合を逆バイアスし、空乏領域を拡大させます。空乏領域がチャネルを満たすまで VDS が増加し続けると、チャンネルは「ピンチ」状態となり、電流はあまり増加しなくなります。この状態は一般に飽和と呼ばれます。正のゲート-ソース間電圧は、ドレイン-ゲート（およびゲート-ソース）PN 接合を順バイアスし、ドレイン-ゲート空乏領域を縮小させるため、それぞれ VGS=0 および VGS>0 で、図 2 (a) および (b) に示されているように、正の VDS による空乏領域の拡大と相殺されます 。正の VGS を適用することは、動作条件にもよりますが、オン抵抗を約15%低減する簡単な方法です。この大幅な低減は、伝導損失の最小化が最優先事項である半導体サーキットブレーカーやリレーなどのアプリケーションにおける SiC JFET のメリットの1つです。

図2：ドレイン-ソース電流が流れて正の VDS が発生し、(a) VGS=0、(b) VGS>0 となる Qorvo SiC JFET セル

ここで述べたオン抵抗の低減は、VGS が 1.8～2.5V の範囲で電流ルートのチャンネルが広がったことによるものです。オン抵抗は、バイポーラー電流（電子と正孔）が流れるように十分なゲート電流を注入することでさらに低減することができますが、これによるメリットは、高いゲート駆動電力によっては相殺されます。スイッチング時のゲート電流が連続で数Aを超えない限り、JFET チップを損傷するリスクはありません。

　補足説明：ゲートに十分な電流が流れて大きな伝導率変調が発生した場合でも、SiC JFET は高速にスイッチングできます。ドリフト領域の少数キャリア（正孔）は、SiC の短い寿命のためにすぐに再結合するか、少数キャリアをトラップする PN 接合が電流経路にないためにすぐに排除されます。

負の VGS を印加すると、各空乏領域が拡大します。十分に負の VGS を印加すると、図3 (a) に示すように、拡大された空乏領域がチャネルを「ピンチオフ」してます。閾値電圧 VG (th) を測定するときに通常 VDS=5V を使用します。

図3：オンセミ SiC JFETセル (a) VGS=VG(th)、VDS=5V でバイアス、(b) VGS=-15V、VDS=400V でバイアス

図3 (b) では、VGS=-15V で JFET が完全にオフし、VDS が 400V で空乏領域がドレイン-ゲートダイオードによって高電圧が遮断されるドリフト領域まで広がっています。空乏領域がドリフト領域の端に広がるまで VDS が増加すると、JFET はアバランシェを起こし、VDS をさらに上げるとアバランシェ電流が急増します。アバランシェ時の電力損失は、VDS が高いため非常に大きく、チップ内のエネルギーはアバランシェに費やされる時間と電流に依存します。オンセミの SiC JFET は、繰り返しのアバランシェに耐えることができ、すべての JFET は製造中にアバランシェ・テストをおこなっています。もちろん、アバランシェ・エネルギーはチップのエネルギー吸収能力内に収まる必要があり、これは設計とチップ・サイズに依存します。

上記の内容は、JFET データシートの曲線をより意味のあるものにします。図4は、TOLL (MO-229) パッケージ、UJ4N075004L8S、750V、4.3 mΩ SiC JFET の室温 (a) および最高動作温度 (b) における、さまざまなゲート-ソース電圧に対する出力特性です。典型的な部品のゲートしきい値電圧 VG (th)=-6 V で、180mA が VDS=5V でドレインからソースに流れます。しきい値電圧を考える良い方法は、部品がオフではなくオンになり始めるタイミングの指標として考えることです。JFET を完全にオフに保つには、ゲート-ソース電圧が最小しきい値電圧より少なくとも 2V 低い必要があります。UJ4N075004L8S の最小 VG(th) は -8.3V なので、最大キープオフ電圧は -10.3V になりますが、-12V 以下が推奨されます。

図4：(a) 25℃、(b) 175℃におけるSiC JFETの出力特性

図4では、VGS=-5V で、チャンネル幅は空乏領域によって非常に狭くなっており、電流の流れが制限されています。電流は、VDS とともにわずかに増加し、JFET は、「飽和」状態になります。VGS=-4V では、空乏領域が少し狭くなり、チャンネル幅が少し広くなるため、伝導率が増加します（オン抵抗が低減します）。この曲線は、VDS を増加させると空乏領域が広がり VDS に追従する電流の増加がほとんどなくなるという出力特性曲線の「曲がる」効果を明確に示しています。ドレイン-ソース電流は、VGS の変化に強く反応し、VDS にはほとんど反応しないため、飽和は、アクティブモードとも呼ばれ、電流はゲート制御されます。オーミックモードとアクティブモードの境界は、VGS-VG(th) > VDS > 0 と定義され、図4の各グラフでは青い曲線で示されています。

VGS を増加させると空乏領域の幅が減少するため、電流ルートのチャンネルが広くなり、オン抵抗が低減します。図4は、最終 VGS テスト電圧である +2V まで、特定の VGS 値に対応する曲線を示しています。RDS(on) は VGS=0V または VGS=+2V で測定されたオン抵抗であることに注意してください。図4 (a) は25℃での出力特定を示し、図4 (b) は175℃での出力特性を示しています。VGS=0V で測定された 125℃ での RDS(on) は、25℃ の 1.63倍、175℃ では、2.18 倍です。RDS(on) の温度係数（略してTC）は、主に JFET のバルク SiC 材料によるものです。SiC JFET の品番を選択し、並列接続する数を決定する際には、RDS(on) TC を考慮する必要があります。

図5：逆バイアスを有する オンセミ Gen3 および G3n4 SiC JFET

ボディーダイオードがないため、オンセミ Gen3 および Gen4 の SiC JFET はユニークな逆伝導特性を持ちます。図5は、VGS=-15V 共通でさまざまなドレイン-ソース電圧でバイアスされた Gen3 または Gen4 の SiC JFET セルを示しています。図5 (a) では、VDS=-3V です。これらのことから負の VGS は空乏領域を拡大し、負の VDS は空乏領域を縮小することを覚えておいてください。VDS と VGS の差はしきい値電圧より数ボルト低いため、チャンネルは完全にブロックされ、ドレイン-ソース電流は流れません（数μAのリーク電流は流れますが、これは今のところ無視します）。図5 (b) では、VDS が -9V に低下し、VGS–VDS=-6V、この JFET の VG(th) であり、ソースからドレインへ小さな電流が流れています。図5 (c) では、VGS–VDS=-4V であり、しきい値電圧より 2V 高く、ソース-ドレイン電流はより自由に流れています。

図6：正負VDSによる出力特性

順方向と逆方向の特性は図6 にまとめられており、負のドレイン-ソース電流と電圧が含まれています。オンセミ SiC JFET は、第1象限（正の VDS と ID）で数百Vを制限できますが、これまで見てきたように、第3象限では制限できる電圧は非常に限られます。この制限電圧は、ドレイン-ゲートおよびゲート-ソースのダイオードバイアスによって決まり、しきい値電圧 (TVTC) の温度係数が弱いため、温度にはほとんど影響されません。負の VDS は、JFET チャンネルを開く傾向があり、おおよそ VDS≦VGS-VG(th) のとき、負の VGS がチャネルを開放します。VG(th) は、VDS=+5V で測定されるため、これは近似値ですが、ここでは負の VDS を扱っているため、チャンネルがわずかに広がっています。これを簡単に覚えるには、VDS の「ニー電圧」は、VGS が VG(th) よりも負に駆動される電圧差とほぼ等しいと覚えてください。逆電流が流れる可能性がある場合を考えるもう1つの方法は、VDS≦VGS-VG(th) を並べ替えて組み合わせることで、ゲート端子とソース端子の機能が入れ替わったかのように、VGD≧VG(th) となります。

負の電流が大きくなり、そして VDS が負になるにつれてチャンネルが拡大すると、順方向電流に対する逆方向電流のオン抵抗がわずかに低くなり、負電流対 VDS 曲線は、順方向電流の場合のように曲がったり飽和したりしません。ソース-ドレイン電流が極端に大きい場合はどうなるでしょうか？図7に示すように、第2のループにはゲートドライブとドレイン-ゲートダイオードが含まれ、VDS は JFET 内部のドレイン-ゲートダイオード（図7では DG と指定）を順方向バイアスするのに十分な負電流となります。これには、JFETの通常動作電流に比べて、非常に高い電流が必要で、ほとんど短絡状態になります。

図7：ドレイン-ゲートダイオード電流の引き起こす極めて大きい逆電流

このような電流が内部および外部ゲート抵抗（RGJ および RG_EXT）を流れると、JFET 端子のゲート-ソース間電圧が低下し、結果としてオン抵抗を増加させます。これは、ピーク逆電流を制限する傾向があります。この現象は、JFET チップが高温のときに起こりやすく、それに応じてオン抵抗が高くなり、ドレイン-ゲートダイオードの順方向電圧が低くなります。この状態では、電力損失が非常に大きいため、持続時間は短くなければならず、長くても数μsです。

図8：UJ4N075004L8S (a) 伝達特性および (b) ゲート電流対電圧特性

図8 (a) に UJ4N075004L8S の伝達特性を示しています。曲線の直線部分の傾きから、25℃、125℃ と 175℃ におけるトランスコンダクタンスは、それぞれ 164 A/V、113 A/V と 90 A/V です。25℃、125℃ と175℃ の伝達特性曲線のクロスオーバーはほとんどありません。これは オンセミ Gen4 SiC JFET のしきい値電圧温度係数 (TVTC) が -1.8 mV/℃ と極めて平坦であるためです。平坦な TVTC により、アクティブモード動作および高電流スイッチング中にチップ上で熱的に不安定なホットスポットが形成される可能性が大幅に減少します。これが、オンセミ SiC JFET の信頼性が高い理由の一つです。もうひとつは、JFET のシンプルな電気的構造のおかげで、劣化やパラメーター・ドリフトがありません。

図8 (b) は、UJ4N075004L8S のゲート電流対 VGS を示しており、SiC JFET のゲート-ソースダイオードが順方向にバイアスされています。温度に依存するダイオードの「ニー電圧」は一目瞭然で、傾きは JFET ゲート抵抗に対応し、この部品では 0.4Ω であります。VGS は、約2～2.6V の範囲にあり、IG は、mA のレンジにあり、温度は -55～175℃ の範囲にあることに注意してください。また、このグラフから JFET のゲート-ソース間ダイオードの順方向電圧温度係数は、-3.2 mV/℃ であることがわかります。このパラメーターは、JFET チップの温度を検知するために使用できます。

図9：(a) オンセミ SiC JFET シンボル（固有容量とゲート抵抗） (b) UJ4N075004L8S の容量と VDS の関係

図9 (a) は、ドレイン-ゲート間容量 (CDG)、ゲート-ソース間容量 (CGS)、オンチップ・ゲート抵抗 (RG) が明示された JFET シンボルである。図9（b）のグラフの入力容量 Ciss は、ドレイン-ゲート間容量（Crssと同じ）とゲート-ソース間容量の並列結合であり、入力容量のほとんどがゲート-ソース間容量によるものであることが分かります。オンセミ Gen3 および Gen4 の SiC JFET のユニークな特長は、ドレイン-ソース電流経路に PN 接合がなく、ボディーダイオードの特長がないため、ドレイン-ソース間容量がないことです。出力容量 Coss は、ドレイン-ソース間容量とドレイン-ゲート間容量の並列結合であり、技術（JFET、MOSFET、IGBTなど）に関係なくチップ・サイズに直接関係します。ドレイン-ソース間容量は実質的に 0 であるため、出力容量はすべてドレイン-ゲート間容量（Crss と表記）から生じます。図9 (b) の容量グラフで Coss と Crss が等しいのはこのためです。

最後に 2つのポイント：まず、Crss=Coss であるため、オンセミ Gen3 および Gen4 の SiC JFET のゲート電荷は、比較的大きくなります。VDS 電圧遷移中、出力容量全体がゲートドライバーによって充電/放電されます。これは、ゲート抵抗値やゲートドライブ電圧を調整するだけになりますので、半導体回路保護やリレーなど、スイッチング速度を容易に制御する必要がある低スイッチング周波数アプリケーションには、特に適しています。一方で、ゲート電荷が高いため、これらのJFETでは高スイッチング周波数アプリケーションがより難しくなります。最後に、ゲートドライブループの設計とレイアウトが重要です。

お問い合わせ

本記事に関してご質問などありましたら、以下より問い合わせください。