製造ロット

一般的に、各デバイスはいくつかのスピード・グレードをラインナップとして揃えています。例えば、6品、7品、8品と言った具合です。これらのスピード・グレードは個別にタイミング・モデルを持ちますが、より遅いデバイスはより早いデバイスを含んでいる場合があります。つまり、スピード・グレード8のデバイスは、スピード・グレード7の性能をも含んでいる場合があると言うことです。言い換えると、スピード・グレード8のデバイスは、スピード・グレード7とスピード・グレード8の性能を持つ可能性があります｡このことから、FPGA や CPLD の設計時に曖昧さがあると、タイミングのバラツキが原因で時として誤動作を引き起こすことになります。

プロセス・チェンジ

プロセス・チェンジを行った場合、製造ロットの問題と同様に、旧来品と同じタイミング・モデルが使われています。しかしながら、プロセス・チェンジによって遅延値は高速化の傾向を持ちます。結果として、新しいプロセス品を使用すると、『ノイズで動かない。』、『グリッチがでる。』、『グラウンド・バウンスによりカウンタが誤動作する。』と言ったことになります。

タイミング・モデル

インテル が推奨する動作条件は、以下を指します。

• 使用電圧範囲（V）
• 使用周囲温度範囲（T）
• ロットのバラツキ（プロセス・チェンジを含む）（P）

この PVT 条件下で、開発ソフトウェアのタイミング・モデルが用意されています。 インテル の FPGA/CPLD をタイミング検証（TimeQuest によるタイミング解析や EDA シミュレータツールによるタイミング・シミュレーション）をする場合に使用されるタイミング・モデルは、最も高速の動作条件である Fast モデルと、最も低速の動作条件である Slow モデルがありますが、回路のすべてのパスがそれらの最悪値だけで解析しても実は不十分です。ロットのバラツキも考慮する必要があります。回路のすべての部分が最も遅く動作するデバイスよりも、ロットのばらつきにより、ある部分だけが少しだけ速く動作するデバイスの方が、タイミングが厳しくなることがあるからです。この解析を Minimum/Maximum 解析と言い、Quartus® Prime ではこれらを考慮した解析を行います。

Quartus® Prime が算出した結果は、クロック同期設計においてユーザーの設計要求を満たしている値と言えます。例えば、TimeQuest から得られた Slow モデルにおける動作周波数（Fmax）は、そのデバイスの最も遅いパスの最低動作周波数を示すものなので、その周波数以下で使用されるシステムの動作周波数は確保できるわけです。同様にして、セットアップ/ホールド・タイムの算出結果値をシステム上で確保することにより、インテル の推奨条件下で動作するようになります。

このような理由から、インテル の FPGA や CPLD を使用する場合は、コンパイルが完了した後（配置配線後）にタイミング解析による綿密な動作検証を行うことをお勧めします。

以上、FPGA/CPLD 設計における予備知識でした。