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Microchip FPGA: TXPLL の配置制約規則について。XCVRの各Lane_Quadには1つのTXPLL_SSCと２つのTXPLLがあり、4Laneすべてに配線する場合は、TX_PLL_SSCを使用する必要があります。 また、各Lane_Quadの上側に配置されているTXPLLは上側2laneに配線可能、下側に配置されているTXPLLは下側2Laneに配線可能となっている。 この制約条件について正確な情報を教えてください。
Libero SoC
PolarFire
クロック/CCC
トランシーバー
詳細は下記資料をご参照ください。
UG0677 : PolarFire FPGA Transceiver User Guide
https://www.microsemi.com/document-portal/doc_download/136531-ug0677-polarfire-fpga-transceiver-user-guide
3.5.3 Transmit Lane Alignment の図に記載されたTX_Bit_CLKの制限により、
・上2つのLane はTXPLL1のみ
・下2つのLaneはTXPLL0のみ
・TXPLL_SSCは4つのLane
をドライブ可能となっています。
経験豊富なFAEが