カテゴリ：タイミング制約/解析
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FPGAは任意のデザインを自由自在に書き換え可能なデバイスですが、それはFFやLUT間の配線を繋ぎ変えることで実現しています。

したがって、入力ポートのタイミングは、外部要件を元にして、まずはツールに設計制約として与える必要があります。ツールはそのタイミングを満たすべく配置配線処理を行い、結果をレポートします。制約要件が満たせない場合は、実装する回路の見直しをする必要があったり、場合によってはフロアプランニング（強制的にLUT/FF位置を指定する）をおこなう必要があるケースもあり得ます。

設計制約はDiamondでは"Spreadsheet View"、Radiantでは"Timing Constraint Editor"のGUIでそれぞれ与えます。詳細は各ツールマニュアルをご参照ください。