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1 つの PLL から同一周波数のクロックを複数ポート生成し、Dynamic Reconfiguration を行い別々の周波数に変更したのですが、期待通りの周波数が得られませんでした。原因は何でしょうか？
クロック/PLL
Quartus Prime
カテゴリ：デバイス
同一周波数設定のため、各出力ポートの PLL output counter が 1 つにマージされてしまったことが原因として考えられます。
対策として、PLL output counter のマージを防止する設定を行う必要があります。
詳細は、下記ナレッジ・データベース（KDB）をご参照ください。
https://www.altera.com/support/support-resources/knowledge-base/solutions/rd03062013_146.html
経験豊富なFAEが