デバイス ： Cyclone® V
カテゴリ ： IP (PCI-Express®)

差動信号の極性は、リンク時に調整しています。
Hard IP for PCI Express には、PIPE インタフェースに下記の信号があり、

　rxpolarity<n>_ext / pipe_ext_rxpolarity<n>_ex

の信号の状態にて 8b10b で PHY が反転しているかを確認できます。

レーン順序については、下記の通り配置制約があり、

　×1 の場合は、Ch0
　×4 の場合は、Ch0、1、2、3
　×8 の場合は、Ch0、1、2、3、4、5、6、7

の順に配置する必要があります。

また、IP コアがサポートするレーンについて、

　IP コアが ×4 の場合、×1、×2、×4
　IP コアが ×8 の場合、×1、×2、×4、×8

をサポートしています。

詳細は、下記ユーザ・ガイドをご参照ください。
https://www.altera.com/en_US/pdfs/literature/ug/ug_c5_pcie_avmm.pdf
※ "Lane Initialization and Reversal" で検索してください。


作成 ： 2014年10月