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Stratix IV デバイスで LVDS_RX を実現したいのですが、100 Ω の差動終端抵抗は FPGA に内蔵されていますか？
カテゴリ：仕様
ツール：Quartus® II
デバイス：Stratix® IV
Stratix IV デバイスの差動入力ピンにおける FPGA 内部の 100 Ω On-Chip Termination （チップ内終端／Rd）のサポートについては、以下の通りです。
- Row (Left & Right) I/O バンクの I/O ピンと専用クロック入力ピン (CLK[0, 2, 9, 11]) はサポート
- Column (Top & Bottom) I/O バンクの I/O ピンと専用クロック入力ピン (CLK[1, 3, 8, 10]) とコーナー PLL クロック入力ピンは非サポート
制約するときは、Assignment Editor にて、
To：<入力ピン>
Assignment Name：Input Termination
Value：Differential
の制約を与えてコンパイルを行ってください。
コンパイル後は、コンパイル・レポートの Fitter ⇒ Resource Section ⇒ Input Pins にて Termination が Differential になっていることを確認してください。
詳細は、下記ドキュメントをご参照ください。
https://www.altera.com/en_US/pdfs/literature/hb/stratix-iv/stx4_siv51008.pdf
（"Differential I/O Termination" で検索してください。）
経験豊富なFAEが