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Arria V デバイスで専用クロック入力ピンから LVDS でクロックを受信したいのですが、専用クロック入力ピンに 100 Ω の差動終端抵抗は FPGA に内蔵されていますか？
クロック/PLL
ツール：Quartus® II
デバイス：Arria® V
カテゴリ：デバイス（I/O）
Arria V デバイスでは、I/O ピンと同様に専用クロック入力ピンも FPGA 内部に 100 Ω の On-Chip Termination （チップ内終端）を持っており、On-Chip Termination (Rd) ありの True LVDS をサポートします。
その際、Assignment Editor にて、
To : <入力ピン>
Assignment Name : Input Termination
Value : Differential
の制約を与えてコンパイルを行ってください。
コンパイル後は、コンパイル・レポートの Fitter ⇒ Resource Section ⇒ Input Pins にて Termination が Differential になっていることを確認してください。
詳細は、下記のデバイス・ハンドブックをご参照ください。
https://www.altera.com/en_US/pdfs/literature/hb/arria-v/av_5v2.pdf
経験豊富なFAEが